公开(公告)号：CN102142270A

公开(公告)日：2011-08-03

申请号：CN201010621114.X

申请日：2010-12-22

申请人： 三星电子株式会社

发明人： 崔桢焕

IPC分类号： G11C7/12

CPC分类号： G11C7/12 ,  G06F13/1663 ,  G06F13/1668 ,  G11C11/401 ,  G11C11/407 ,  G11C11/4096

摘要： 在一个实施例中，一种半导体器件包括数据控制单元，其被配置为选择性地处理用于写入存储器的数据。该数据控制单元被配置为在写操作期间根据模式寄存器命令使能一组处理功能中的处理功能，并且该组处理功能包括至少三个处理功能。可以根据在与所述的一组处理功能相关联的单个管脚上接收的信号来执行所使能的功能。在另一个实施例中，一种半导体器件包括数据控制单元，其被配置为处理从存储器读出的数据。该数据控制单元被配置为在读操作期间根据模式寄存器命令使能一组处理功能中的处理功能。这里，所述的一组处理功能包括至少两个处理功能。

公开(公告)号：CN1113361C

公开(公告)日：2003-07-02

申请号：CN96122645.5

申请日：1996-10-17

申请人： 三菱电机株式会社

发明人： 中井润

IPC分类号： G11C5/14 ,  G11C11/407

CPC分类号： G11C11/407 ,  G11C5/14

摘要： DRAM包括产生负的加到第一节点的基片电压的基片电压产生装置。后者包括检测电路。检测电路包括第一、二和三PMOS晶体管。第三PMOS晶体管在自刷新方式接收“L”电平信号而在正常方式接收“H”电平信号。结果，基片电压的箝位电平在自刷新方式下大而在正常方式下小。在自刷新方式下NMOS晶体管具有大于正常方式下的基片电压而导通，因此基片电压增大并且暂停刷新能力得到改善。因此可加大内/RAS的时间间隔和降低自刷新方式下的电力消耗。

公开(公告)号：CN108701487A

公开(公告)日：2018-10-23

申请号：CN201680079361.7

申请日：2016-12-22

申请人： 超极存储器股份有限公司

发明人： 山田康利 ,  上村浩二 ,  安达隆郎

IPC分类号： G11C29/00 ,  G11C5/00

CPC分类号： G11C5/14 ,  G11C5/00 ,  G11C7/12 ,  G11C8/08 ,  G11C11/407 ,  G11C29/006 ,  G11C29/04 ,  G11C29/4401 ,  G11C29/781 ,  G11C29/785 ,  G11C29/814 ,  G11C2029/0403 ,  G11C2029/1202 ,  G11C2029/1204 ,  G11C2029/1208 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

摘要： 本发明的目的在于提供一种能够实现制造成品率的提高的堆叠型半导体装置，此外，提供该堆叠型半导体装置的制造方法。本发明为由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制。在这种结构中，所述半导体芯片以及所述备用半导体芯片包含非接触通信部和工作开关，所述半导体芯片以及所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的工作状态进行控制。

公开(公告)号：CN1652248A

公开(公告)日：2005-08-10

申请号：CN200410047184.3

申请日：2004-10-09

申请人： 三星电子株式会社

发明人： 姜荣九 ,  崔钟贤 ,  郑又燮 ,  张奇豪 ,  崔重镛

IPC分类号： G11C7/00 ,  G06F13/00

CPC分类号： G06F12/00 ,  G06F12/02 ,  G06F13/00 ,  G11C7/00 ,  G11C7/22 ,  G11C8/00 ,  G11C11/401 ,  G11C11/407

摘要： 一种用于设置存储装置的运行模式的存储系统、存储装置和方法，包括：存储单元阵列；行解码器和列解码器，根据多比特位地址信号分别选择存储单元阵列的行和列；以及模式控制电路，接收来自用于选择行或列的多比特位地址信号中的至少一个比特位，并根据该至少一个比特位来设置存储装置的运行模式，其中运行模式是脉冲长度模式，DLL复位模式，测试模式，CAS执行时间模式以及脉冲类型模式中的一种。

公开(公告)号：CN109473136A

公开(公告)日：2019-03-15

申请号：CN201811583944.0

申请日：2018-12-24

申请人： 江苏时代全芯存储科技有限公司 ,  铨芯科技股份有限公司

发明人： 吴瑞仁 ,  简汎宇

IPC分类号： G11C11/407 ,  G11C11/4074

CPC分类号： G11C11/407 ,  G11C11/4074

摘要： 一种记忆体驱动装置，其包含第一开关、电压侦测电路及开关阵列。第一开关具有第一输出端与第一控制端，第一输出端提供输出电压予记忆体单元。电压侦测电路耦接第一输出端，用以侦测输出电压，并依据输出电压产生控制信号，控制信号依输出电压值的变动而即时改变。开关阵列包含多个第二开关，所述多个第二开关耦接于第一控制端，依据控制信号以导通所述多个第二开关的其中至少一者，借以调整第一控制端的电压进而调整输出电压的波形。

公开(公告)号：CN104025195B

公开(公告)日：2017-04-05

申请号：CN201180074304.7

申请日：2011-11-09

申请人： 泰塞拉公司

发明人： 迈克尔·C·派瑞斯

IPC分类号： G11C11/4072 ,  G11C11/4078 ,  G11C11/4094

CPC分类号： G11C11/4096 ,  G11C11/407 ,  G11C11/4072 ,  G11C11/4078 ,  G11C11/4091 ,  G11C11/4094

摘要： 一种存储器，包括具有存储器单元(101)、联接至存储器单元的字线(WL(0)，WL(1)，WL(2)，WL(3))和位线(BL(0)，/BL(0)，BL(1)，/BL(1))的DRAM阵列(100)以及读出放大器(110)。存储器可用于执行方法，其中DRAM阵列(100)的字线设置为激活状态。当字线被激活时，根据联接至字线的存储器单元和各个位线之间的电荷的流动在各个位线上产生信号。连接至各个位线的读出放大器可以保持退激活以使读出放大器不将信号放大至可存储信号电平。然后，当字线再次被设为退激活状态时，不足的电荷保持在联接至字线的存储器单元中以便擦除存储在联接至字线的存储器单元中的电荷。可以使用DRAM阵列的全部或所选范围的每个其余的字线重复这些步骤以擦除存储在整个DRAM阵列或所选范围内的数据。

公开(公告)号：CN103430299B

公开(公告)日：2016-08-24

申请号：CN201280014856.3

申请日：2012-03-12

申请人： 株式会社半导体能源研究所

发明人： 小林英智 ,  前桥幸男

IPC分类号： H01L21/822 ,  G06F15/78 ,  G11C14/00 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/08 ,  H01L27/088 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L29/786 ,  H03K3/356

CPC分类号： G11C11/4074 ,  G11C7/1006 ,  G11C11/407 ,  G11C2207/2227

摘要： 提供一种包含具有新颖结构的非易失性存储电路的信号处理电路，该信号处理电路包括算术部、存储器以及用于控制算术部及存储器的控制部。控制部包含易失性存储电路及用以存储易失性存储电路中保持的数据的第一非易失性存储电路的组，存储器包含多个第二非易失性存储电路，并且第一非易失性存储电路及第二非易失性存储电路各包含其沟道形成在氧化物半导体层中的晶体管及电容器，该电容器的一对电极之一电连接到当晶体管关闭时处于浮动状态的节点。

公开(公告)号：CN106201909A

公开(公告)日：2016-12-07

申请号：CN201610334653.2

申请日：2016-05-19

申请人： 株式会社索思未来

发明人： 狩野博之 ,  青岛贵纪 ,  鹈饲裕明 ,  小岛和美

IPC分类号： G06F12/06 ,  G11C11/407

CPC分类号： G11C11/4076 ,  G11C11/4093 ,  G11C11/4096 ,  G06F12/0646 ,  G11C11/407

摘要： 本发明公开了接收电路、调整接收电路中的定时的方法及半导体器件。根据本发明的接收电路包括：控制信号生成电路，其基于选通信号生成第一使能信号，并且基于核心时钟信号和指针控制信号生成第二使能信号。模式数据生成电路根据第一使能信号生成确定模式数据。异步传输电路基于第一使能信号和选通信号对确定模式数据进行锁存，并且基于第二使能信号和核心时钟信号输出与经锁存的确定模式数据对应的确定数据。确定电路基于确定数据来确定用于生成指针控制信号的定时。设定值计算电路基于确定电路的确定结果计算传输设定值。控制信号生成电路基于传输设定值更新指针控制信号。

公开(公告)号：CN106067316A

公开(公告)日：2016-11-02

申请号：CN201610532464.6

申请日：2016-07-06

申请人： 西安紫光国芯半导体有限公司

发明人： 卫秦啸 ,  张晓晨 ,  贾雪绒

IPC分类号： G11C11/407

CPC分类号： G11C11/407

摘要： 本发明一种高数据率DRAM中共模电压动态检测调整接收器及其控制方法，对DRAM输入信号完整性进行修正，解决输入信号在接收器(Receiver)中的信号完整性修复问题。所述接收器包括共模电压比较运算放大器和共模电压检测电路，以及依次连接的接收器偏置电路，第一级接收电路和第二级接收电路；第一级接收电路中的偏置电流管分为a、b两部分，尺寸小的b部分经栅端连接共模电压比较运算放大器的输出端，尺寸大的a部分经栅端连接接收器偏置电路的输出端；第一级接收电路的两个输出端分别连接共模电压检测电路的两个输入端，共模电压检测电路的输出端连接共模电压比较运算放大器的正相输入端，共模电压比较运算放大器的负相输入端连接参考电压信号VCOM。

公开(公告)号：CN1862810A

公开(公告)日：2006-11-15

申请号：CN200610079485.3

申请日：2006-05-09

申请人： 尔必达存储器株式会社

发明人： 柴田佳世子 ,  池田博明

IPC分类号： H01L25/065 ,  H01L23/48

CPC分类号： G11C11/407 ,  H01L23/5226 ,  H01L23/535 ,  H01L23/544 ,  H01L25/0657 ,  H01L2223/5444 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2224/05599

摘要： 披露了包括多个半导体芯片和多个直通线组的半导体器件。直通线组中的每一个都由唯一数目的直通线组成。和直通线组相关的数目彼此互质。当对于每个直通线组选择直通线中的一个时，通过多个直通线组的选择的直通线的组合，指定半导体芯片中的一个。