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公开(公告)号：CN104915195B
公开(公告)日：2017-11-28
申请号：CN201510258018.6
申请日：2015-05-20
Applicant: 清华大学
Abstract: 本发明涉及一种基于现场可编程门阵列实现神经网络计算的方法，属于神经网络计算技术领域。首先建立现场可编程门阵列中基本逻辑单元与神经网络各组成部分的映射关系，用编程语言，描述现场可编程门阵列各个基本逻辑单元的功能，建立现场可编程门阵列中的所有基本逻辑单元的模型，通过FPGA与神经网络结构的映射关系来模拟神经网络，通过FPGA基本逻辑单元间互联关系的重新配置以及其自身的运算能力完成网络的自学习过程，相比现阶段追求与真实神经网络结构一致的方法，本发明在模拟相同复杂度的神经网络时能较大的减少硬件开销。其次，本发明在现场可编程门阵列软件模型上完成神经网络的学习过程，大大地减少了学习的周期，节省了时间成本。
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公开(公告)号：CN105867884A
公开(公告)日：2016-08-17
申请号：CN201610177103.4
申请日：2016-03-24
Applicant: 清华大学
IPC: G06F9/38
CPC classification number: G06F9/382
Abstract: 一种改进型PAp分支预测方法，包括降低预测器训练时间方法和提高分支预测准确率方法，降低预测器训练时间方法包括：使用一种新的有限状态机来表示跳转指令的跳转方向；改进第一次训练时跳转方向训练方法；以及改进PT表计数器计数规则；提高分支预测准确率方法包括：在取指级当遇到不跳转的跳转指令时，同一个取指包中多取一套预测信息；跳转出错后对PT表计数器正确复位，本发明可降低预测训练时间，提高预测效率并提高预测准确率，从而提高处理器性能。
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公开(公告)号：CN105701540A
公开(公告)日：2016-06-22
申请号：CN201610015589.1
申请日：2016-01-11
Applicant: 清华大学
CPC classification number: G06N3/04 , G06N3/0635 , G06N3/08
Abstract: 一种自生成神经网络构建方法，包括如下步骤：步骤1，加入刺激信号；步骤2，评估神经元输出强度，确定该神经元的连接方向，不断形成网络连接，最终生成初始网络；步骤3，计算连向目标神经元的位置与概率；步骤4，判断当前网络生成过程是否停止，如果是，则转入步骤5，否则转入步骤2继续；步骤5，通过寻优算法，优化网络连接；步骤6，判断是否还需要加入刺激，如果否，则结束，否则转入步骤1；本发明提出的网络为自生成的网络，可有效减小人为主观因素影响，此外本网络的生成过程与生物神经理论为基础，为进一步探索神经脑，从而实现真正的智能带来可能。
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公开(公告)号：CN105279555A
公开(公告)日：2016-01-27
申请号：CN201510714025.2
申请日：2015-10-28
Applicant: 清华大学
IPC: G06N3/08
Abstract: 本发明属于神经网络计算技术领域，为一种基于进化算法的自适应学习神经网络实现方法，以某种或者某几种已知的神经网络作为进化算法的最初父代，通过进化算法整合作为所述最初父代的各个神经网络的特点，从而得到最优的输出值，本发明通过对神经网络实现的电路进行二进制编码，将编码所得到的结果作为一个个体的染色体，各个染色体构成生物体的原始种群，即最初父代，本发明突破以往只是利用进化算法对神经网络权值进行寻优的情形，实现利用进化算法对神经网络组织形式、网络间的连接权值和网络计算方法等方式同时进行寻优，增强网络自由度，扩大寻优范围；初始得到一个较为简单的网络，在后天学习中，通过算法加大网络的复杂度。
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公开(公告)号：CN104765590A
公开(公告)日：2015-07-08
申请号：CN201510213002.3
申请日：2015-04-29
Applicant: 清华大学
IPC: G06F9/38
Abstract: 一种支持超标量与超长指令字混合架构处理器的分支预测方法，首先在取指级从BTB表中取得跳转指令所在分发包的NDA，然后根据此NDA来判断包含跳转指令的取指包中跳转指令后面的指令是否会执行，并以valid值标识出来，在分发级根据valid值标识的不同来判断该跳转指令是在超标量还是超长指令字模式下，在超标量模式下，分发包中跳转指令后的指令不能执行，如预测错误则从跳转指令后一条指令重新执行；在超长指令字模式下，分发包中跳转指令后面指令允许和跳转指令并行执行，如预测错误则从下个分发包首地址处重新执行；本发明能使混合架构处理器在两种模式下都能够进行分支预测，在吸收两种模式长处的同时减少了跳转指令周期损失，提高了处理器性能。
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Patent Agency Ranking
公开(公告)号：CN102004719B
公开(公告)日：2015-05-20
申请号：CN201010547535.2
申请日：2010-11-16
Applicant: 清华大学
Abstract: 本发明提出一种支持同时多线程的超长指令字处理器结构，包括：相互并行的至少两个指令处理流水线结构，其中，每个所述指令处理流水线结构包括：指令获取模块，用于获取指令信息；指令分发模块，用于接收指令获取模块获取的指令信息并进行分配；指令执行模块，包括指令执行单元A、D、M和F，其中，指令执行单元A、D、M和F用于执行指令信息；通用寄存器堆用于存储相应执行单元A、M和D的执行结果；浮点寄存器堆，用于存储相应执行单元D和F的执行结果；和控制寄存器堆。通过该结构能够更充分的利用处理器的资源，增强了线程的访问效率，提高处理器的处理速度。
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公开(公告)号：CN102231103B
公开(公告)日：2013-10-16
申请号：CN201110155004.3
申请日：2011-06-10
Applicant: 清华大学
Abstract: 一种交替访问寄存器的装置及其方法，包括同译码单元相通信连接的寄存器访问模式控制单元和内部寄存器数量大于指令中寄存器寻址字段的最大寻址范围的寄存器堆，所述的寄存器堆包括能被处理器设置寄存器数量大小的寄存器堆第一模式访问区域、寄存器堆第二模式访问区域、…、寄存器堆第n模式访问区域，寄存器堆第一模式访问区域、寄存器堆第二模式访问区域、…、以及寄存器堆第n模式访问区域两两之间存在重叠区域寄存器堆重叠区域，有着节省编码字段的优点，还增大了可用寄存器数目，还可以根据实际应用灵活配置重叠区域大小，可以进一步提升处理器的性能。
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公开(公告)号：CN101866281B
公开(公告)日：2013-05-22
申请号：CN201010207978.7
申请日：2010-06-13
Applicant: 清华大学
IPC: G06F9/38
Abstract: 本发明提出了一种多周期指令执行方法，包括以下步骤：对指令码进行初始化且保存完成初始化的指令信息；根据所有完成初始化的有效指令信息判决下一条进入流水线的指令为正常流水线指令或者空泡指令且产生指示信号；根据所述指令信息判断是否对执行结果进行缓存、直接寄存或者缓存写入寄存器，且为后续进入流水线的指令提供所述执行结果；根据所述指示信号和所述执行结果对所述指令信息进行判断以更新所述指令信息。通过本发明的多周期指令执行方法，保证了在指令执行周期发生变化后执行指令的正确性。
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公开(公告)号：CN101751244A
公开(公告)日：2010-06-23
申请号：CN201010033646.1
申请日：2010-01-04
Applicant: 清华大学
Abstract: 本发明公开了一种微处理器，该微处理器包括：指令获取模块，其用于获取将要执行的指令；指令分发模块，其用于将从指令获取模块得到的指令进行分发；指令执行模块，其用于对从指令分发模块得到的指令进行解码并执行指令；寄存器堆，其用于存储指令执行结果；管理系统，管理指令执行过程中的程序和数据，指令执行模块包括完成算术逻辑运算和移位计算的A单元、完成乘法运算的M单元、实现管理系统存取和程序跳转的D单元以及完成浮点运算的F单元。该微处理器采用超长指令结构，并利用增加的F单元来进行浮点运算，使其同时具备了单周期多指令和单指令多数据的特点，提高了微处理器的操作性能。
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公开(公告)号：CN112836814B
公开(公告)日：2024-06-25
申请号：CN202110231930.8
申请日：2021-03-02
Applicant: 清华大学
Abstract: 一种存算一体处理器、存算一体处理系统、存算一体处理装置以及基于存算一体处理器的算法模型的部署方法。该存算一体处理器包括第一主控单元和多个忆阻器处理模组，其中，该第一主控单元被配置为能够调度和控制多个忆阻器处理模组，该多个忆阻器处理模组被配置为能够根据该第一主控单元的调度和控制进行计算，该多个忆阻器处理模组还被配置为能够不依赖于该第一主控单元来进行通信以进行计算。该存算一体处理器中的忆阻器处理模组能够根据该第一主控单元的调度和控制进行计算，还能够不依赖于该第一主控单元来进行通信以进行计算，因此，该存算一体处理器具有集成控制流和数据流的混合调度结构，从而在满足灵活性和通用性的同时，具备计算高效性。
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