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公开(公告)号：CN111130566B
公开(公告)日：2021-05-11
申请号：CN201911312400.5
申请日：2019-12-18
Applicant: 清华大学 , 清华大学深圳国际研究生院
IPC: H03M13/13
Abstract: 一种Polar码译码器中寻找L个最大路径度量值的电路实现方法，利用L个寄存器，分别保存L条路径对应的L个路径度量值；计算开始时，将该L个寄存器初始化成负无穷大或系统定义的能够表示路径度量值的最小值；译码过程中，当计算出第一个路径度量值时，利用L个比较器比较其与L个路径度量值的大小；将其插入到比其大的值和比其小的值中间，多出来的最小值直接丢弃掉；得到从大到小排列的L个路径度量值，重新保存；重复此过程，直到2L个路径度量值全部计算完，此时L个寄存器中保留的即是从大到小降序排列的最大的L个路径度量值，本发明还可采用多路并行的方式。本发明通过优化算法和硬件电路，提高了polar译码速度和准确率，同时减小了译码器面积。
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公开(公告)号：CN111130566A
公开(公告)日：2020-05-08
申请号：CN201911312400.5
申请日：2019-12-18
Applicant: 清华大学 , 清华大学深圳国际研究生院
IPC: H03M13/13
Abstract: 一种Polar码译码器中寻找L个最大路径度量值的电路实现方法，利用L个寄存器，分别保存L条路径对应的L个路径度量值；计算开始时，将该L个寄存器初始化成负无穷大或系统定义的能够表示路径度量值的最小值；译码过程中，当计算出第一个路径度量值时，利用L个比较器比较其与L个路径度量值的大小；将其插入到比其大的值和比其小的值中间，多出来的最小值直接丢弃掉；得到从大到小排列的L个路径度量值，重新保存；重复此过程，直到2L个路径度量值全部计算完，此时L个寄存器中保留的即是从大到小降序排列的最大的L个路径度量值，本发明还可采用多路并行的方式。本发明通过优化算法和硬件电路，提高了polar译码速度和准确率，同时减小了译码器面积。
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公开(公告)号：CN111200481B
公开(公告)日：2020-12-29
申请号：CN201911310703.3
申请日：2019-12-18
Applicant: 清华大学 , 清华大学深圳国际研究生院
IPC: H04L1/00
Abstract: Polar码译码过程中提高计算单元通用性的方法，采用由一个加法器及其辅助电路构成的h函数电路，计算对数似然比时，在前期尽量多地实现f函数功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；在后期尽量多地实现g函数功能，即对两个输入做加法或者减法操作；本发明进一步提供了h函数电路的一种具体结构。通过算法和电路的优化，本发明提高了polar译码的速度和准确率，同时减小了polar译码器的面积。
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公开(公告)号：CN111200481A
公开(公告)日：2020-05-26
申请号：CN201911310703.3
申请日：2019-12-18
Applicant: 清华大学 , 清华大学深圳国际研究生院
IPC: H04L1/00
Abstract: Polar码译码过程中提高计算单元通用性的方法，采用由一个加法器及其辅助电路构成的h函数电路，计算对数似然比时，在前期尽量多地实现f函数功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；在后期尽量多地实现g函数功能，即对两个输入做加法或者减法操作；本发明进一步提供了h函数电路的一种具体结构。通过算法和电路的优化，本发明提高了polar译码的速度和准确率，同时减小了polar译码器的面积。
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公开(公告)号：CN113837373B
公开(公告)日：2024-12-03
申请号：CN202111131563.0
申请日：2021-09-26
Applicant: 清华大学
IPC: G06N3/063 , G06N3/0499 , G06N3/084 , G06N5/04
Abstract: 一种数据处理装置以及数据处理方法，该数据处理装置包括：双向数据处理模块，包括至少一个存储计算一体化的计算阵列，被配置为执行推理计算任务和训练计算任务；控制模块，被配置为将双向数据处理模块的工作模式切换为推理工作模式，以及将双向数据处理模块的工作模式切换为训练工作模式；参数管理模块，被配置为设置双向数据处理模块的权重参数；输入输出模块，被配置为响应于控制模块的控制，根据计算任务的输入数据生成计算输入信号，并将计算输入信号提供给双向数据处理模块，从双向数据处理模块接收计算输出信号并根据计算输出信号生成输出数据。该数据处理装置可以满足多种神经网络算法的推理与训练的要求。
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Patent Agency Ranking
公开(公告)号：CN111835358A
公开(公告)日：2020-10-27
申请号：CN201910329557.2
申请日：2019-04-23
Abstract: 本申请实施例提供一种数字模拟转换电路及数字模拟转换器，涉及电子技术领域，能够显著降低电路的功耗。该数字模拟转换电路包括：驱动管理模块，参考产生模块，电压驱动模块以及电压选择模块；参考产生模块，用于产生A个参考电压，并输出A个参考电压至对应的A组电压驱动模块的第二输入端；电压驱动模块，用于根据驱动管理模块输出的电压驱动信号以及参考产生模块输出的参考电压，确定驱动电压，并输出驱动电压至X个电压选择模块；电压选择模块，用于根据A组电压驱动模块分别输出的驱动电压以及数字模拟转换电路的输入电压，确定数字模拟转换电路的一个输出电压。
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公开(公告)号：CN105139071B
公开(公告)日：2017-10-17
申请号：CN201510447062.1
申请日：2015-07-27
Applicant: 清华大学
Abstract: 一种以现场可编程门阵列的逻辑片为基本单元模拟生物神经元网络的方法，将现场可编程器件中的逻辑片(slice)与神经元细胞结构的相应部分形成映射，即确定各个控制信号添加方式；采用图形处理器(GPU)仿真FPGA行为进行在线学习，或者直接利用FPGA硬件网络进行在线学习；将学习的所得到的控制信息写成比特文件，通过比特文件直接配置FPGA，提高对FPGA的使用效率，本发明利用单个逻辑片来实现了对一个神经元细胞的映射，将单片可编程器件上可模拟神经元细胞的数量提高了数十倍；其次通过比特文件来配置可编程器件，从底层硬件开始设计，从而增加了可编程器件的可控性。
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公开(公告)号：CN102799418A
公开(公告)日：2012-11-28
申请号：CN201210279663.2
申请日：2012-08-07
Applicant: 清华大学
IPC: G06F9/38
Abstract: 一种融合了顺序和VLIW的处理器体系结构，在处理器取指令单元与译码单元之间增设有超长指令字分发单元和顺序执行分发单元，通过一个由执行方式切换指令控制的执行方式选择开关来决定当前所取指令流向其中一个分发单元，如果流向超长指令字分发单元，则由硬件识别出指令编码中预先设置好的并行信息，将并行的指令逐组依次分发即可；如果流向顺序执行分发单元，则由硬件进行指令间的数据依赖关系判断和物理资源限制判断，维护正在执行指令的寄存器依赖表，决定哪些指令可以分发，哪些指令需要等待前面的计算完成后才能分发，本发明在同一款处理器内部实现两种指令分发单元，并且可以针对不同的应用需求自由地在两种执行方式之间进行切换。
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公开(公告)号：CN102662635A
公开(公告)日：2012-09-12
申请号：CN201210076708.6
申请日：2012-03-21
Applicant: 清华大学
IPC: G06F9/38
Abstract: 一种超长指令字变长指令实现方法及实现该方法的处理器，该方法是首先将难以用固定长度或有限长度指令编码实现的复杂计算操作拆分为多条简单指令，然后将互相有数据依赖关系的多条简单指令在单个时钟周期内分发到处理器的多个硬件执行单元中，通过多个硬件执行单元之间的数据交互与协作，并行地完成复杂的计算操作，该处理器是采用多发射技术，在其多个独立的硬件执行单元之间存在数据交互行为，本发明在多个执行单元之间增加数据交互的能力，使多条指令能够并行地被分发到多个执行单元中，从而提高了执行效率，通过本发明能够突破指令编码长度限制，用同一时钟周期并行执行的多条指令来实现复杂的计算操作，扩展了指令编码空间，增强了处理器的数据处理能力。
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公开(公告)号：CN102231103A
公开(公告)日：2011-11-02
申请号：CN201110155004.3
申请日：2011-06-10
Applicant: 清华大学
Abstract: 一种交替访问寄存器的装置及其方法，包括同译码单元相通信连接的寄存器访问模式控制单元和内部寄存器数量大于指令中寄存器寻址字段的最大寻址范围的寄存器堆，所述的寄存器堆包括能被处理器设置寄存器数量大小的寄存器堆第一模式访问区域、寄存器堆第二模式访问区域、…、寄存器堆第n模式访问区域，寄存器堆第一模式访问区域、寄存器堆第二模式访问区域、…、以及寄存器堆第n模式访问区域两两之间存在重叠区域寄存器堆重叠区域，有着节省编码字段的优点，还增大了可用寄存器数目，还可以根据实际应用灵活配置重叠区域大小，可以进一步提升处理器的性能。
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