一种级联装置的电IRIG-B码对时信号处理方法

    公开(公告)号:CN118921071A

    公开(公告)日:2024-11-08

    申请号:CN202410945702.0

    申请日:2024-07-15

    Abstract: 本发明涉及一种级联装置的电IRIG‑B码对时信号处理方法,属于电力工程继电保护自动化领域。本发明包括:从发送至某级联装置处的转单端后的电IRIG‑B码对时信号对应的第一个上升沿开始首个码元对应的计时;经过一个设定时间窗之后,在遇到第一个下降沿时停止计时,再经过下一个设定时间窗之后若遇到上升沿,则结束该码元对应的计时并开启下一个码元对应的计时;该码元对应的计时停止时的计时值用于进行解码,从而得到该码元的解码数据;重复码元的解码步骤直至达到该对时信号结束,相应得到各码元的解码数据;每个设定时间窗的长度均大于该对时信号的上升沿和下降沿处畸变的时间宽度且小于电IRIG‑B码所有种类的码元正常情况下的高电平持续时间长度。

    一种基于FPGA的可视模块化设计方法

    公开(公告)号:CN118261097A

    公开(公告)日:2024-06-28

    申请号:CN202211686791.9

    申请日:2022-12-26

    Abstract: 本发明涉及自动化及嵌入式技术领域,特别是涉及一种基于FPGA的可视模块化设计方法。本方案按照FPGA所能实现的软硬件功能创建模块元件,各模块元件的功能相互独立且均设置有相应的标准化接口,并以此建立模块元件库;然后在可视化界面选择调用对应功能的模块元件挂接在总线上并进行属性配置;将模块元件与标准化接口进行逻辑连线,生成应用程序及其对应的源码;最后根据当前所选用FPGA芯片对应的开发环境,导入源码,编译生成目标文件。该方案将FPGA设计工作划分为模块元件设计和应用程序设计两部分,实现了底层元件模块代码与实际应用的隔离,能够提高模块元件的重用性,并且生成的应用程序对应的源码具有可移植性,能够提高FPGA开发的效率。

    一种嵌入式系统不同时钟域运行时戳获取方法及装置

    公开(公告)号:CN114461012A

    公开(公告)日:2022-05-10

    申请号:CN202210083903.5

    申请日:2022-01-19

    Abstract: 本发明公开了一种嵌入式系统不同时钟域运行时戳获取方法及装置,嵌入式系统包括:时钟域管理模块和同步时戳获取模块,其中方法包括:提供时钟域注册管理接口,来标识时钟域信息;通过周期性的同步时戳获取,对时钟域管理模块内不同时钟域时钟转换计算时所需的基准时戳进行更新;通过周期更新的基准时戳,对时钟域管理模块内不同时钟域间进行同步时戳转换计算时的转换关系进行更新;基于时钟域管理模块,依据一时钟域在预设时刻的实时运行时戳,计算其它时钟域在预设时刻的运行时戳。通过不同时钟域之间的时戳对应关系,实现依据一个时钟域的实时运行时戳,来获取其它时钟域的实时运行时戳,并避免了实时时戳因计算机位数原因翻转导致的计算错误。

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