一种基于FPGA的可视模块化设计方法

    公开(公告)号:CN118261097A

    公开(公告)日:2024-06-28

    申请号:CN202211686791.9

    申请日:2022-12-26

    IPC分类号: G06F30/34

    摘要: 本发明涉及自动化及嵌入式技术领域,特别是涉及一种基于FPGA的可视模块化设计方法。本方案按照FPGA所能实现的软硬件功能创建模块元件,各模块元件的功能相互独立且均设置有相应的标准化接口,并以此建立模块元件库;然后在可视化界面选择调用对应功能的模块元件挂接在总线上并进行属性配置;将模块元件与标准化接口进行逻辑连线,生成应用程序及其对应的源码;最后根据当前所选用FPGA芯片对应的开发环境,导入源码,编译生成目标文件。该方案将FPGA设计工作划分为模块元件设计和应用程序设计两部分,实现了底层元件模块代码与实际应用的隔离,能够提高模块元件的重用性,并且生成的应用程序对应的源码具有可移植性,能够提高FPGA开发的效率。

    一种FPGA及其时序收敛方法
    8.
    发明公开

    公开(公告)号:CN110852026A

    公开(公告)日:2020-02-28

    申请号:CN201911083975.4

    申请日:2019-11-07

    IPC分类号: G06F30/3315 G06F30/331

    摘要: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。