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公开(公告)号：CN115617593A
公开(公告)日：2023-01-17
申请号：CN202211273743.7
申请日：2022-10-18
IPC分类号： G06F11/26 , G06F11/22 , G06F13/40 , G06F30/34 , H04N19/423 , G06F115/02 , G06F115/08
摘要： 本发明涉及芯片设计领域，尤其涉及一种基于FPGA原型验证的视频数据处理调试系统和方法。所述系统包括：DDR内存用于存储数据；数据生成模块用于生成待测试原始视频数据；压缩模块用于对待测试原始视频数据进行压缩以生成压缩数据，以及用于提供访问DDR内存的内部总线接口；总线接口调试模块用于提供访问DDR内存的外部总线接口；当压缩模块生成压缩数据时，则总线仲裁模块选通内部总线接口与DDR内存连接以使压缩数据存储到DDR内存中，当需要验证视频数据处理功能时，则总线仲裁模块选通外部总线接口以使外部设备从DDR内存中读取压缩数据。本发明的方案避免了浪费内部的RAM资源，实现方便快捷的获取调试数据。
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公开(公告)号：CN115408967A
公开(公告)日：2022-11-29
申请号：CN202210583364.1
申请日：2022-05-25
申请人： 美商新思科技有限公司
IPC分类号： G06F30/3308 , G01R31/28 , G06F115/08 , G06F117/02 , G06F119/02
摘要： 提供了通过结构分析标识安全相关端口与其安全机制的关联。公开一种验证电路设计中的安全性的方法，部分地包括：接收表示电路设计的数据；标识电路设计内的第一安全机制，其中安全机制由第一模块表示并且具有定义第一诊断点的输出端口；标识电路设计内的第二模块的多个端口；确定第二模块的至少一个端口是否与安全考虑相关联；从第一诊断点执行反向路径追踪以确定端口是否落入在第一安全机制的影响锥内；以及如果端口被确定落入在第一安全机制的影响锥内，则证实出现在端口处的潜在故障在第一诊断点处是可检测的。
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公开(公告)号：CN115374735A
公开(公告)日：2022-11-22
申请号：CN202210530154.6
申请日：2022-05-16
申请人： 美商新思科技有限公司
IPC分类号： G06F30/3308 , G06F111/08 , G06F115/08 , G06F117/02
摘要： 提供了一种实现用于进行功能安全(FuSa)诊断覆盖率的自动化技术的方法。该方法可以包括：接收功能安全信息，该功能安全信息包括故障模式，该故障模式定义了指示表现错误的因素的信号的错误值；接收内部安全保护信号的标识和用于FuSa块的诊断覆盖率；针对每个安全保护信号的每个故障模式，执行用于FuSa块的输出端口的可能路径的回溯；确定用于每条可能的路径的面积；以及基于诊断覆盖率以及针对每条路径计算的面积来确定用于FuSa块的每个故障模式的诊断覆盖率。
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公开(公告)号：CN115017845A
公开(公告)日：2022-09-06
申请号：CN202210772055.9
申请日：2022-06-30
申请人： 苏州睿芯集成电路科技有限公司
IPC分类号： G06F30/3308 , G06F115/08
摘要： 本发明公开一种用于IP单元级别验证的总线驱动式芯片仿真激励模型，其通过以下过程实现：S1：替换系统软件驱动程序的IO寄存器访问序列；S2：替换驱动程序的寄存器定时时序保证功能；S3：替换测试机台的测试激励初始化过程，并直接调用系统软件的验证程序入口。
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公开(公告)号：CN114970415A
公开(公告)日：2022-08-30
申请号：CN202210391847.1
申请日：2022-04-14
申请人： OPPO广东移动通信有限公司
IPC分类号： G06F30/3312 , G06F111/04 , G06F115/02 , G06F115/08 , G06F119/12
摘要： 本公开涉及电路生成技术领域，具体涉及一种电路生成方法及装置、计算机可读存储介质及电子设备，该方法包括：获取所述电路中各所述时钟信号之间的时钟关系；根据所述时钟关系按照预设规则对所述时钟信号进行多维分组得到分组结果；根据所述分组结果生成电路约束条件，以根据所述电路约束条件生成所述电路。本公开实施例的技术方案提高了根据时钟信号之间生成的电路约束条件的精度，且降低设计过程中的计算量。
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公开(公告)号：CN113449481B
公开(公告)日：2022-07-26
申请号：CN202111001899.5
申请日：2021-08-30
申请人： 中科亿海微电子科技(苏州)有限公司
发明人： 陈柱佳 , 其他发明人请求不公开姓名
IPC分类号： G06F30/34 , G06F115/08
摘要： 本发明涉及一种嵌入式FPGA IP核顶层电路图自动生成方法、装置及存储介质，其中，生成方法包括：根据资源排布信息，创建包含有若干格点单元的资源格点阵列；选取一格点单元，读取资源子模块库和资源排布图，以在选定的格点单元中布置资源子模块；获取资源子模块的一功能端口并创建对应该功能端口的线网，并根据功能端口的方向属性创建线名；遍历资源子模块的所有功能端口及所有格点单元后，建立顶层电路端口，输出FPGA IP核顶层电路图。通过合理利用FPGA内部资源的重复性和规律性，配合资源子模块库和资源排布图，从而实现了IP核顶层电路图的自动生成，极大的缩短了IP核顶层电路的生成时间，提高了FPGA IP核的开发效率。
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公开(公告)号：CN114692530A
公开(公告)日：2022-07-01
申请号：CN202210176457.2
申请日：2022-02-24
申请人： 苏州琪埔维半导体有限公司
IPC分类号： G06F30/30 , G06F115/08
摘要： 本发明提供一种系统级芯片设计中IP模块的自动连接方法及系统，涉及系统级芯片设计技术领域，包括：步骤S1，分别构建各IP模块的待连接端口定义文件，待连接端口定义文件中包括对应的IP模块的待连接端口的例化名称；步骤S2，遍历所有待连接端口定义文件，将具有相同例化名称的待连接端口进行自动连接。有益效果是只需给定端口连线定义，即可自动对IP模块进行集成连线，减少了人为手动连线出错可能，大大解放了人力，且大大增强芯片设计迭代的可行性。
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公开(公告)号：CN114297964A
公开(公告)日：2022-04-08
申请号：CN202111642589.1
申请日：2021-12-29
申请人： 昆仑芯(北京)科技有限公司
发明人： 张志文
IPC分类号： G06F30/33 , G06F115/08
摘要： 本公开提供了一种复位电路验证方法、装置、电子设备及介质，涉及计算机技术领域，尤其涉及芯片领域。实现方案为：利用复位电路执行验证用例，以得到多个复位源中的每一个复位源的第一复位计数值和多个功能模块中的每一个功能模块的第二复位计数值，其中，每一个复位源的第一复位计数值为在执行验证用例的过程中在该复位源检测到的复位指令的数量，每一个功能模块的第二复位计数值为在执行验证用例的过程中在该功能模块检测到的复位指令的数量；以及针对多个功能模块中的每一个功能模块，至少基于该功能模块的第二复位计数值和该功能模块所对应的至少一个复位源中的每一个复位源的第一复位计数值，确定对复位电路的验证结果。
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公开(公告)号：CN114036883A
公开(公告)日：2022-02-11
申请号：CN202111370683.6
申请日：2021-11-18
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F30/3308 , G06F115/02 , G06F115/08
摘要： 本发明涉及一种基于UVM和VIP的UART模块级验证平台，包括顶层test_top层，待测设计DUT，DUT接口模块APB interface和UART interface，测试用例层base_test，验证环境层basic_env，VIP提供的abp_env和uart_env，接口监视模块apb_env_monitor，用于存储数据的apb_scb_fifo和uart_scb_fifo以及数据比对模块scoreboard。本发明的验证对象为APB UART模块，所搭建的结合VIP的UVM平台能以较高的效率，较低的成本进行UART模块的功能验证工作。
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公开(公告)号：CN113887161A
公开(公告)日：2022-01-04
申请号：CN202111248374.1
申请日：2021-10-26
申请人： 上海燧原科技有限公司
IPC分类号： G06F30/3308 , G06F115/02 , G06F115/08
摘要： 本发明公开了一种片上网络设计实例的验证方法、装置、设备及介质，包括：获取与待测片上网络NoC设计实例对应的交互文件，交互文件中包括按照标准信息描述方式对待测NoC设计实例描述得到的特性信息；根据交互文件中的特性信息，在预设的验证平台框架中获取与待测NoC设计实例对应的目标VIP核，并分别生成与目标VIP核对应的配置文件以及测试用例；根据配置文件对目标VIP核进行配置，并在预设的验证平台框架中对配置完成的目标VIP核，调用测试用例进行仿真，得到与待测NoC设计实例对应的验证结果。本发明实施例的技术方案可以提高NoC设计实例的验证效率，降低NoC设计实例的验证成本。
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