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公开(公告)号：CN118897822A
公开(公告)日：2024-11-05
申请号：CN202411375817.7
申请日：2024-09-30
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F15/78
Abstract: 支持动态重构的RISC‑V扩展指令集构建方法及装置，能够利用RISC‑V指令集将动态重构控制与处理器紧密耦合，解决传统处理器指令集结构总线逻辑占用资源高的问题。方法包括：（1）构建与片上动态重构接口相适应的扩展指令集，用于寄存器与ICAP接口数据之间的交互操作；（2）DPRC将片上重构接口接入处理器数据通路，从而实现动态重构控制器与处理器数据通路耦合；（3）DPRC指令由取指单元IF取出后，通过指令译码单元IDU、预译码单元PDU发送到DPRC模块进行处理，最后将读到的数据通过写回单元WBU回写到寄存器中。
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公开(公告)号：CN118554956B
公开(公告)日：2024-10-01
申请号：CN202411025201.7
申请日：2024-07-30
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H03M7/30 , G06F15/78 , G06F13/366
Abstract: 本发明提供一种压缩编码器，包括2的幂次个输入端，请求信号按照请求次序依次输入，所述压缩编码器对输入的请求信号成对处理；编码电路包括有效位压缩处理电路以及编码位压缩处理电路；有效位压缩处理电路根据输入的每组请求信号进行有效位编码压缩后，生成有效位输出，判断其中是否存在有效请求；编码位压缩电路包括第一级处理电路以及第二级处理电路，所述第一级处理电路对输入的每对请求信号的最高优先级的信号进行编码处理；所述第二级处理电路根据压缩编码电路结果以及第一级处理电路结果进行选择。本发明的压缩编码器，减少逐级处理所需的比特数和编码过程的硬件资源。本发明还提供了一种轮询仲裁器，使用了压缩编码器进行轮询处理。
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公开(公告)号：CN118659788A
公开(公告)日：2024-09-17
申请号：CN202411141041.2
申请日：2024-08-20
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H03M1/66
Abstract: 本发明提供一种用于流水线模数转换器的乘法型数模转换器电路，包括量化模块与残差放大模块；量化模块包括数模转换模块及控制模块，残差放大模块包括参考电压选择器、一对差分开关电容电路和残差放大器；数模转换模块选择接入输入信号，并通过控制模块产生控制信号，控制参考电压选择器产生合适的参考电压输入至差分开关电容电路；差分开关电容电路，包括至少两个并联的电容器；在电路采样阶段，参考电压选择器产生的参考电压输入至电容器的一端，电容器的另一端连通在残差放大器输入端的第二参考电压上；在电路保持阶段，输入信号、残差放大器的输出信号分别与两个并联的电容器的一端连接，两个并联的电容器另一端与残差放大器输入端连接。
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公开(公告)号：CN118627458A
公开(公告)日：2024-09-10
申请号：CN202411118321.1
申请日：2024-08-15
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 一种基于拥塞度的FPGA布局方法及装置，能够合理调整布局块的位置，使得布线时不会因为信号聚集于一处而造成布线拥塞，避免布线失败,使得信号太分散区域布局能更紧凑，提升性能。方法包括：（1）评估拥塞；（2）寻找拥塞块、非拥塞块最优区域；（3）寻找拥塞块、非拥塞块候选位置；（4）调节拥塞块、非拥塞块。
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公开(公告)号：CN118427148A
公开(公告)日：2024-08-02
申请号：CN202410823145.5
申请日：2024-06-25
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种FPGA快速配置多个IP核的方法，包括步骤一：向FPGA码流内写入APB寄存器码流；步骤二：FPGA配置接口获取写入APB寄存器码流的FPGA码流并解析码流，将解析结果写入APB寄存器内；步骤三：APB时钟控制模块，将目标APB通道的时钟打开，APB通道控制模块读取所述APB寄存器中的数据，将所述APB寄存器中的所述解析结果对应的值发给APB通道接口转换模块转换为符合APB接口协议的信号，该技术方案的有益效果在于，各个APB通道可以独立打开也可以一起打开，极大增强了对各IP核配置的灵活性以及配置速度。还提供一种FPGA快速配置多个IP核的装置，应用上述方法进行多个IP核的配置。
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Patent Agency Ranking
公开(公告)号：CN118226918A
公开(公告)日：2024-06-21
申请号：CN202410642170.3
申请日：2024-05-23
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G05F1/567
Abstract: 无电阻全CMOS亚阈值电压基准电路及工作方法，利用无电阻电流源电路生成参考电流，将参考电流Iref镜像到电压基准中通过亚阈值晶体管生成参考电压Vref，无电阻电流源电路中电流产生源晶体管均工作在亚阈值区，在生成的参考电流中引入NMOS晶体管的阈值电压Vthn，在电压基准电路中使用的亚阈值晶体管为PMOS，使其通过电流Iref之后，在参考电压Vref的表达式中得到正负阈值电压相减即Vthp‑Vthn的形式，从而得到取值较小的负温度系数。利用反馈电路构成High PSRR偏置以提高基准电路的电源抑制比，相比于使用运放更加节省功耗与面积。利用启动电路消除电路简并点，使电路上电时脱离兼并零状态。
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公开(公告)号：CN117931123A
公开(公告)日：2024-04-26
申请号：CN202410340137.5
申请日：2024-03-25
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种应用于FPGA的低功耗可变精度嵌入式DSP硬核结构，包括：累加通路以及乘加通路；所述累加通路包括累加通路输入寄存器以及可变精度浮点加法器单元；所述乘加通路包括乘加通路输入寄存器、一阶乘加结构以及单精度浮点加法器单元；所述乘加通路输入寄存器用于实现数据移位寄存传输功能；所述累加通路输入寄存器用于实现数据寄存的选择；预处理单元，设置在乘加通路内，包括系数选择单元以及预加器，所述系数选择单元预存内部系数；所述预处理单元接收所述乘加通路输入寄存器数据，并根据计算需求对输入数进行预先加法。本发明在减少装置面积开销的基础上，能够实现多种精度的运算，具有兼顾开销与灵活性的优点。
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公开(公告)号：CN117891430A
公开(公告)日：2024-04-16
申请号：CN202410301970.9
申请日：2024-03-18
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供的一种应用于FPGA嵌入式DSP的浮点乘加结构，包括一阶浮点乘加结构及加法器单元，一阶浮点乘加结构包括用于分割数据成符号位、指数位以及尾数位的数据预处理单元，乘法器以及加法运算通路；经分割的尾数位进入乘法器进行数据处理得到乘法结果；所述加法运算通路至少包括：对阶运算部件，移位器，ALU单元，前导零探测模块，加法运算通路规格化及舍入模块；根据设置的精度不同，经乘法器或加法运算通路处理后分别将数据输出至加法器单元进行运算得出最终的乘加运算结果。该技术方案的有益效果在于，在乘法器内设计两路加法运算通过组成一阶乘加结构，在配合加法器单元可以实现多种精度的浮点数、定点数运算，能够减少开销，提高运算密度。
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公开(公告)号：CN117233716B
公开(公告)日：2024-03-15
申请号：CN202311526033.5
申请日：2023-11-16
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G01S7/40 , H04B7/0408 , G01S7/02
Abstract: 本发明公开一种星载相控阵天线波束控制及测试一体化方法和装置，通过接收上位机或信号处理机的控制命令，应答回复上位机或信号处理机的控制命令，对模式进行解析，产生响应的控制字，计算波控码，测试模式下通过上位机选通补偿特定通道或者特定子阵，正常工作模式下波控码直接输出，补偿数据存储读写，执行TR阵元控制，从而能够实现内场暗室测试及外场正式产品使用的一体化，无需针对特定场景更换波控组合方法的状态，极大提升了方法的整体性。
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公开(公告)号：CN117478609A
公开(公告)日：2024-01-30
申请号：CN202311421526.2
申请日：2023-10-30
Applicant: 中科亿海微电子科技(苏州)有限公司 , 齐鲁中科新动能创新研究院
Abstract: 一种用于提高CAN总线接收帧效率的装置，所述装置包括：带有优先级的过滤组件，用于根据标识符的优先级比较结果来对接收帧进行过滤，以提高接收帧的性能，减少存储接收帧的缓冲寄存器面积，包括接收帧计数模块、标识符优先级缓冲寄存器、标识符比较器和接收帧缓冲寄存器；所述接收帧计数模块用于在CAN BUS上接收CAN RX；多个CAN控制器，所述CAN控制器与CAN总线相适配，用于接收CAN总线上的帧信息；上位机，所述上位机用于配置CAN控制器中的有效标识符列表，每个CAN控制器都分别拥有一套独立的标识符列表，使上位机可根据不同的标识符去对应的CAN控制器中读取相应的帧信息。
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