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公开(公告)号：CN107817708A
公开(公告)日：2018-03-20
申请号：CN201711131564.9
申请日：2017-11-15
Applicant: 复旦大学
IPC: G05B19/04
Abstract: 本发明属于集成电路技术领域，具体为一种高兼容性可编程神经网络加速阵列。该阵列采用可重构性架构，包含一个中央控制器、一个特征向量发射器以及若干个神经网络计算单元片；所述计算单元片含有可编程乘加单元、可编程激活单元、单元片控制器等基本的神经网络计算模块，加速阵列通过可编程通信路由进行任意单元片间的通信。该可编程神经网络加速阵列可兼容多种神经网络算法，同时又不失去高能效，适合应用于各类深度学习智能系统中。
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公开(公告)号：CN110751112B
公开(公告)日：2023-10-03
申请号：CN201911017554.1
申请日：2019-10-24
Applicant: 复旦大学
Abstract: 本发明公开了一种基于计算机视觉的小鼠脑图谱绘制辅助系统及方法，该系统包括预处理模块；检测模块，输入端与预处理模块的第一输出端连接，检测神经元胞体；配准模块，输入端与预处理模块的第二输出端连接，进行配准比对；识别分区模块，输入端与配准模块的输出端连接，对鼠脑显微图像进行分区；映射模块，第一输入端与检测模块的输出端连接，第二输入端与识别分区模块的输出端连接，将神经元胞体与鼠脑显微图像分区一一映射完成小鼠脑图谱辅助绘制。此发明解决了现有软件准确率不足和深度学习算法应用不全面的问题，借助于计算机视觉算法进行图像分解和图像特征提取和检测，实现了小鼠脑图谱绘制辅助系统自动和半自动化操作。
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公开(公告)号：CN111126580B
公开(公告)日：2023-05-02
申请号：CN201911141136.3
申请日：2019-11-20
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种采用Booth编码的多精度权重系数神经网络加速芯片运算装置。本发明装置包括：Booth编码存储模块，用于存储经过Booth编码后的权重系数矩阵；一维部分积产生单元阵列，用于根据Booth编码对特征值进行对应的操作，输出部分积；加法树，用于对同一时刻不同部分积产生模块产生的结果进行求和；一个带可配置移位器的累加器，用于累加不同时刻加法树的输出。通过控制累加器中移位器的移位位数，本装置可以实现多种精度权重系数的乘累加运算。此装置避免了高精度运算单元在实现低精度运算时硬件利用率低下的问题，可以提高深度神经网络加速芯片在处理低精度权重系数神经网络时的吞吐率。
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Patent Agency Ranking
公开(公告)号：CN109167577B
公开(公告)日：2022-04-12
申请号：CN201811000364.4
申请日：2018-08-30
Applicant: 复旦大学
IPC: H03F1/26
Abstract: 本发明属于集成电路技术领域，具体为具有包络检测功能的低噪声放大器。该具有包络检测功能的低噪声放大器在低噪声放大器的基础上添加了一条包络检测支路，它可以在输入信号被放大前提取包络，改变输入偏置电压，从而抑制带内干扰，同时保持较小的噪声系数和低功耗，并且适合长距离的无线应用。该低噪声放大器还可级联使用，进一步增加信号干扰比。为了减少PVT变化导致的非恒定包络干扰，还提出了一种包络反馈环路，可以自动校准输出包络。这种具有包络检测功能的低噪声放大器同时兼顾电压动态范围和噪声性能两个重要指标，为无线网络应用的多网络共存提供了前提条件。
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公开(公告)号：CN114219081A
公开(公告)日：2022-03-22
申请号：CN202111557330.7
申请日：2021-12-19
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属神经网络技术领域，具体为用于专用加速器的神经网络预编译算法。本发明算法包括：使用有向图对各种神经网络进行建模，神经网络的算子使用图节点表示，神经网络的输入输出关系使用有向边表示：对神经网络进行预处理，包括算子融合、合并算子拆解、大节点分解、小节点合并；按照专用加速器的静态随机存储器的大小，对经过预处理的有向图进行分割，使得每个计算图可以直接编译到专用加速器上运行。本发明通过将神经网络使用图来表示，经过对各种节点的预编译处理，使得计算图达到更适合映射到硬件的形式，实现硬件的加速效果最大化以及硬件的功耗最小化。
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公开(公告)号：CN109284824B
公开(公告)日：2021-07-23
申请号：CN201811024320.5
申请日：2018-09-04
Applicant: 复旦大学
IPC: G06N3/063
Abstract: 本发明属于集成电路技术领域，具体为一种基于可重构技术的用于加速卷积与池化运算的装置。本发明装置包括：可重构运算单元、卷积权重存储模块，特征值存储模块，控制模块；可重构运算模块在控制模块的控制下，从特征值存储模块中读取特征值，进行卷积运算、或最大池化运算、或平均池化运算后，将结果写回特征值存储模块。本发明克服了现有技术的用于卷积和池化运算的运算装置中需要多个不同部件分别处理卷积和池化运算的技术问题，节省了电路面积和功耗，提高了系统能效。
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公开(公告)号：CN110719100B
公开(公告)日：2021-04-23
申请号：CN201911135859.2
申请日：2019-11-19
Applicant: 复旦大学
Abstract: 本发明提供一种分数频全数字锁相环和一种分数频全数字锁相环的控制方法。所述方法包含：S1、分数频控制器根据外部分数频控制字生成延时控制字、分频比控制字、整数频率控制字和分数频率控制字；S2、时钟产生与控制电路根据参考时钟、频率控制字产生时钟信号ckr；S3、数字时间转换器根据ckr、延时控制字生成低频时钟信号；S4、反馈信号产生电路根据分频比控制字和数控振荡器生成的高频时钟信号ckv输出反馈信号fb；S5、鉴相器生成ckr和fb的相位误差数字信号phe；S6、辅助频率锁定环路根据整数频控制字、分数频控制字、低频时钟信号输出控制信号ftl，数控振荡器根据ftl与phe的加和更新ckv。
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公开(公告)号：CN107817708B
公开(公告)日：2020-07-07
申请号：CN201711131564.9
申请日：2017-11-15
Applicant: 复旦大学
IPC: G05B19/04
Abstract: 本发明属于集成电路技术领域，具体为一种高兼容性可编程神经网络加速阵列。该阵列采用可重构性架构，包含一个中央控制器、一个特征向量发射器以及若干个神经网络计算单元片；所述计算单元片含有可编程乘加单元、可编程激活单元、单元片控制器等基本的神经网络计算模块，加速阵列通过可编程通信路由进行任意单元片间的通信。该可编程神经网络加速阵列可兼容多种神经网络算法，同时又不失去高能效，适合应用于各类深度学习智能系统中。
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