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公开(公告)号：CN101174830A
公开(公告)日：2008-05-07
申请号：CN200710184919.0
申请日：2007-10-29
申请人： 旺宏电子股份有限公司
IPC分类号： H03K19/0185
CPC分类号： H03K19/09429
摘要： 一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制作的三态缓冲器(Tri－State Buffer)，包括逻辑装置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中，当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。
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公开(公告)号：CN1538451A
公开(公告)日：2004-10-20
申请号：CN200410008834.3
申请日：2004-03-22
申请人： 海力士半导体有限公司
发明人： 全英珍
IPC分类号： G11C7/10
CPC分类号： G11C7/1057 , G11C7/1051 , G11C7/1066 , H03K19/01855 , H03K19/09429
摘要： 本发明的主要目的是提供一种数据输出缓冲器，其在进行数据输出动作期间能防止第一输出数据之前面的输出所造成的扩大的数具有效窗口(wide data valid window)的现象。为此目的，本发明在半导体内存装置上提供一种数据输出缓冲器电路，其包括：用于接收上拉(pull－up)及下拉(pull－down)信号及以对应于从存储器单元读出的数据的电压等级来驱动数据输出端子的驱动部；以及用于供给控制信号至驱动部以将读出数据的第一输出延迟一指定的延迟时间，并使驱动部的输出在该指定的延迟时间期间内保持高阻抗状态的控制部。
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公开(公告)号：CN1162973C
公开(公告)日：2004-08-18
申请号：CN01111732.X
申请日：2001-03-14
申请人： 夏普株式会社
IPC分类号： H03K19/0175 , H03K19/0185
CPC分类号： H03K19/018521 , H03K19/09429
摘要： 一种电平偏移通过门电路，包括场效应晶体管(M1)，其源极接至信号输入端(IN)，漏极接至信号输出端(OUT)。负载(R)接在场效应晶体管(M1)的漏极与电源线(vdd)之间，控制装置(1)的使能输入端(EN)接收信号使通过门电路使能或禁止。当门电路使能时，控制装置控制场效应晶体管(M1)与负载(R)，使输入逻辑低电平基本上不变地通过，而相对低的输入高电平被偏移至接近电源电压的较高输出逻辑高电平。通过门电路被禁止时，场效应晶体管(M1)截止，使输入(IN)与输出(OUT)端隔离，呈现高阻抗态。反之，在禁止时，输出(OUT)默认某一预定态(如逻辑低、逻辑高或高阻抗)。
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公开(公告)号：CN1492587A
公开(公告)日：2004-04-28
申请号：CN02106949.2
申请日：1995-02-16
申请人： 株式会社东芝
IPC分类号： H03K19/0175
CPC分类号： H03K19/09429 , H03K19/00315 , H03K19/018521
摘要： 本发明提供的输出电路能够作全信号变化输出，同时在连接多个输出的应用场合，即使供给大小不同的电源电位也能防止电源之间电流的流通。其输出级由P沟道和N沟道NOS晶体管P1、N1组成，产生用来驱动二个MOS的晶体管栅极的控制信号的产生装置则由“与非”门、“或非”门NOR1和反相器INV1来构成。输出级的P沟道晶体管P1其源极和栅基在电位上是分隔开的，在此MOS晶体管P1的栅基与栅极之间连接以P沟道MOS晶体管P8的源极、漏极。
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公开(公告)号：CN1255691A
公开(公告)日：2000-06-07
申请号：CN99125247.0
申请日：1999-11-30
申请人： 日本电气株式会社
发明人： 原浩司
CPC分类号： H03K17/223 , H03K19/09429
摘要： 本发明提供一种供电电路,可确保IC的一端在该IC上电后至开始操作之前处于高阻抗状态。该供电电路内置于一个同步IC存储器之中,它包括:环形计数器,输出控制电路,以及脉冲信号中断电路。环形计数器在同步IC存储器上电后连续产生一个脉冲信号。输出控制电路在该脉冲信号输入至输出控制电路时,将同步IC存储器的输出端控制为高阻抗状态。脉冲信号中断电路在输入了时钟信号CLK之后,中断向输出控制电路输入的脉冲信号。
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公开(公告)号：CN1111420A
公开(公告)日：1995-11-08
申请号：CN95103204.6
申请日：1995-02-16
申请人： 株式会社东芝
IPC分类号： H03K19/0175 , H03K19/003
CPC分类号： H03K19/09429 , H03K19/00315 , H03K19/018521
摘要： 本发明提供的输出电路能够作全信号变化输出，同时在连接多个输出的应用场合，即使供给大小不同的电源电位也能防止电源之间电流的流通。其输出级由P沟道和N沟道NOS晶体管P1、N1组成，产生用来驱动二个MOS的晶体管栅极的控制信号的产生装置则由“与”与非“门”或门“非”NOR1和反相器INV1来构成。输出级的P沟道晶体管P1其源极和栅基在电位上是分隔开的，在此MOS晶体管P1的栅基与栅极之间连接以P沟道MOS晶体管P8的源极、漏极。
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公开(公告)号：CN86107249A
公开(公告)日：1987-05-06
申请号：CN86107249
申请日：1986-10-25
申请人： 西门子公司
发明人： 鲁迪格尔·霍夫曼
IPC分类号： H04J3/08
CPC分类号： H03K19/09429 , H04Q3/521
摘要： 在一个宽带信号空间耦合装置中，每个可由一译码器控制的、耦合点专用的存贮单元控制的耦合元件，由一位于耦合元件输入与输出之间的增强型MOS晶体管的C-MOS变换线路构成。其中，在P沟道增强型晶体管与所属电势源之间，附加了另一同样为增强型的P沟道晶体管；而在n沟道增强型晶体管与所属电势源之间，附加了另一同样为增强型的n沟道晶体管。上述两个附加的增强型晶体管的控制极均接在前述存贮单元的输出端上。
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