-
公开(公告)号：CN115527941A
公开(公告)日：2022-12-27
申请号：CN202210974298.0
申请日：2022-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 揭示了一种集成电路结构及其制造方法，集成电路结构包括栅极、第一导电线及一对第二导电线及第一馈通孔。栅极设置于集成电路结构的正面，且在介电层的第一侧上沿第一方向延伸。第一导电线及一对第二导电线设置于介电层的与第一侧相对的第二侧上及集成电路结构的与正面相对的背面上。在布局视图中，第一导电线插在一对第二导电线之间。第一馈通孔在不同于第一方向的第二方向上延伸穿过介电层。第一馈通孔将栅极耦合至第一导电线。
-
公开(公告)号：CN114975429A
公开(公告)日：2022-08-30
申请号：CN202110795138.5
申请日：2021-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/822
Abstract: 本揭示描述了一种一体式的三维集成电路及其形成的方法。一体式的三维集成电路包括具有第一单元的第一单元层，第一单元具有一体式的三维集成电路的第一主动组件。具有第二单元的第二单元层，第二单元包括第二主动组件。第二单元层垂直形成在第一单元层之上。具有第一主动组件的第一单元层及具有第二主动组件的第二单元层形成在单个晶片上。第一单元具有比第二单元更小的金属节距。埋孔将第一单元层的第一单元的第一主动组件与第二单元层的第二单元的第二主动组件电耦合。
-
公开(公告)号：CN114944386A
公开(公告)日：2022-08-26
申请号：CN202110823776.3
申请日：2021-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , G06F30/392
Abstract: 一种单片三维集成电路装置及其设计布局的创建方法与系统，单片三维集成电路装置包括具有下层单元的下层及配置在下层上方的上层。上层具有通过预定横向空间分隔开的第一上层单元及第二上层单元。单片层间通孔从下层穿过预定的横向空间延伸，且单片层间通孔具有电连接到下层单元的第一端部及电连接到第一上层单元的第二端部。
-
公开(公告)号：CN114551472A
公开(公告)日：2022-05-27
申请号：CN202210069452.X
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L21/8238
Abstract: 一种集成电路包括位于衬底上的第一类型有源区域结构、第二类型有源区域结构以及多个栅极导体。该集成电路还包括位于衬底下方的背侧第一导电层中的背侧水平导线、位于背侧第一导电层下方的背侧第二导电层中的背侧垂直导线以及用于电路单元的引脚连接件。引脚连接件直接连接在背侧水平导线和背侧垂直导线之间。背侧水平导线跨越电路单元的垂直边界延伸。本发明的实施例还涉及集成电路的形成方法。
-
公开(公告)号：CN113206037A
公开(公告)日：2021-08-03
申请号：CN202110260054.1
申请日：2021-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种半导体装置的形成方法以及半导体装置。在一实施例中，一种形成一半导体装置的方法包括：在第一基板上方形成第一晶体管及第二晶体管；在第一晶体管及第二晶体管上方形成前侧互连结构；蚀刻第一基板的至少一背侧以暴露第一晶体管及第二晶体管；形成电连接至第一晶体管的第一背侧通孔；形成电连接至第二晶体管的第二背侧通孔；在第一背侧通孔及第二背侧通孔上方沉积介电层；在介电层中形成第一导电接线，第一导电接线为经由第一背侧通孔电连接至第一晶体管的电源轨；及于介电层中形成第二导电接线，第二导电接线为经由第二背侧通孔电连接至第二晶体管的信号接线。
-
Patent Agency Ranking
公开(公告)号：CN113158609A
公开(公告)日：2021-07-23
申请号：CN202110258905.9
申请日：2021-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 生成布局图的方法包括：选择从相应的VG图案到对应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第一值增大到第二值；第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。结果是栅极图案的残余部分的相应端部之间的间隙扩大。本发明的实施例还涉及半导体器件及其制造方法。
-
公开(公告)号：CN113097132A
公开(公告)日：2021-07-09
申请号：CN202110357952.9
申请日：2021-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种半导体元件及其制造方法，半导体元件包括单元。单元包括主动区、栅极、至少一个栅极通孔及至少一个接触通孔。主动区包括禁区。栅极跨主动区设置。至少一个栅极通孔与栅极中的一者耦接。至少一个接触通孔与至少一个导电区段耦接，导电区段各自对应于晶体管的源极/漏极。在布局视图中，禁区中的一者抵靠抵靠单元的一区域，区域中设置抵靠单元的栅极通孔或接触通孔中的至少一者。在布局视图中，至少一个栅极通孔或至少一个接触通孔中的至少一者布置在主动区内且在禁区外侧。
-
公开(公告)号：CN112750798A
公开(公告)日：2021-05-04
申请号：CN202010984845.4
申请日：2020-09-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L23/48 , H01L21/8234 , H01L21/768 , H01L27/088 , H01L21/60
Abstract: 本发明实施例涉及半导体装置以及相关方法与系统。一种半导体装置包含衬底、晶体管层、电介质层及电网结构。所述晶体管层形成于所述衬底的第一侧上且包含用于形成晶体管的多个主动区域。所述电介质层形成于所述晶体管层上且包含安置于第一主动区域上且朝向第二主动区域延伸的导电条用于信号连接。所述电网结构形成于与所述第一侧对置的所述衬底的第二侧上且经布置以将电源导引到所述晶体管层。
-
公开(公告)号：CN110729289A
公开(公告)日：2020-01-24
申请号：CN201910639714.X
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 集成电路包括第一栅极、第二栅极、第一接触件和第一绝缘层。第一栅极在第一方向上延伸并位于第一层级上。第二栅极在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一栅极分离。第一接触件在第二方向上延伸，与第一栅极和第二栅极重叠，位于与第一层级不同的第二层级上，并且至少耦合至第一栅极。第一绝缘层在第二方向上延伸，与第一栅极和第二栅极重叠，并且位于第二栅极和第一接触件之间。本发明的实施例还涉及形成集成电路的方法。
-
公开(公告)号：CN110661518A
公开(公告)日：2020-01-07
申请号：CN201811629442.7
申请日：2018-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K17/687 , H01L27/02
Abstract: 本发明的实施例公开了双传输门和用于双传输门的各种示例性集成电路布局。集成电路布局表示双高度集成电路布局，也称为双规则集成电路布局。这些双规则集成电路布局包括电子器件设计基板面的多行中的第一组行，和电子器件设计基板面的多行中的第二组行，以容纳半导体堆叠件的第一金属层。第一组行可以包括诸如第一PMOS晶体管和第一NMOS晶体管的第一对CMOS晶体管，并且第二组行可以包括诸如第二PMOS晶体管和第二NMOS晶体管的第二对CMOS晶体管。这些示例性集成电路布局公开了设置在半导体堆叠件的氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层内的各种几何形状的各种配置和布置。
-
-
-
-
-
-
-
-
-
Search Results
101
records
(took 0.178 seconds)
