一种拟态交换机的安全性测试装置及测试方法

    公开(公告)号:CN111865928A

    公开(公告)日:2020-10-30

    申请号:CN202010602605.3

    申请日:2020-06-29

    Abstract: 本发明属于网络设施安全性测试技术领域,公开一种拟态交换机的安全性测试装置,包括配置管理终端、协议模块,所述协议模块位于拟态交换机控制器的协议栈软件中,还包括测试接口;所述测试接口内插于拟态交换机控制器的协议栈软件中;所述拟态交换机包括多个控制器;所述测试接口包括命令行接口、模拟攻击接入点;测试接口用于根据测试人员的控制指令,将协议栈软件的输出数据替换为测试人员预先设定的数据;本发明还公开一种拟态交换机的安全性测试方法。本发明能够模拟攻击者针对交换机控制管理面任何漏洞和后门所展开的攻击行为,包括未知的漏洞和后门;不需要测试人员具备利用漏洞、后门和实施网络攻击的相关专业技术,即可开展测试。

    一种在异构冗余系统中存储秘钥的装置及方法

    公开(公告)号:CN110430042A

    公开(公告)日:2019-11-08

    申请号:CN201910573828.9

    申请日:2019-06-28

    Abstract: 本发明涉及异构冗余系统以及加密技术秘钥存储领域,特别涉及一种在异构冗余系统中存储秘钥的装置及方法,该装置包括:秘钥切分模块,用于将一定长度的秘钥切分为m份等长的秘钥块,并为每份秘钥块打上数据标签1,2,…,m;秘钥分配模块,用于按照既定策略,将(k-1)*m份秘钥块分配给k个秘钥存储单元;秘钥存储模块,用于妥善保存分配给每个秘钥存储单元的n个秘钥块,各个秘钥存储单元分布在不同的异构执行体中;以及秘钥组合模块,用于从秘钥存储单元获取秘钥块,并根据数据标签,将其组合成完整的秘钥。由于将秘钥分段,并存储到不同的秘钥存储单元中,可以在系统出现单点攻破的情况下,不至于丢失全部秘钥,避免给系统通信造成威胁。

    一种支持SRIO与以太网的协议转换功能验证装置及方法

    公开(公告)号:CN110149242A

    公开(公告)日:2019-08-20

    申请号:CN201910339183.2

    申请日:2019-04-25

    Abstract: 本发明提供一种支持SRIO与以太网的协议转换功能验证装置及方法。该装置包括:SRIO流量模型设备,用于校验第一以太网协议数据包和第一SRIO协议数据包的一致性;以及以太网流量模型设备,用于校验第二SRIO协议数据包和第二以太网协议数据包的一致性。该方法包括:随机生成若干数据作为payload;按照发送端流量模型侧协议的包格式将payload封装包头信息Header组成第一数据包;将第一数据包发送至目标协议转换芯片,目标协议转换芯片对第一数据包进行协议转换得到第二数据包;将payload备份给接收端流量模型,接收端流量模型根据payload和第二数据包校验目标芯片的协议转换结果。本发明可自动对比payload的双端互联互通,以验证目的协议转换的正确性。

    基于UVM与FPGA验证平台的PCIe通道相位偏移验证方法及系统

    公开(公告)号:CN118779170A

    公开(公告)日:2024-10-15

    申请号:CN202410999110.7

    申请日:2024-07-24

    Abstract: 本发明涉及计算机扩展总线验证技术领域,特别涉及一种基于UVM与FPGA验证平台的PCIe通道相位偏移验证方法及系统,基于UVM搭建测试环境,在测试环境建立验证IP与被测设计之间的连接关系,并利用测试用例对被测设计PCIe通道间相位偏移量进行测试验证,以锁定PCIe通道的相位偏移量及相位偏移量容纳范围;基于FPGA可编程逻辑资源搭建硬件测试环境,在硬件测试环境中建立FPGA测试板卡与测试仪之间的对接关系,并利用测试仪测试并获取FPGA测试板卡对接建链现象,抓取物理层接收端信号,以分析物理层对被测设计的容错调节范围。本发明结合UVM与FPGA将通道差别容许测试纳入PCIe全系统的验证过程中,并与硬件配合测试,能够确保PCIe接收端数据传输的可靠性。

    多协议SerDes初始化控制系统及方法

    公开(公告)号:CN118657096A

    公开(公告)日:2024-09-17

    申请号:CN202410811416.5

    申请日:2024-06-21

    Abstract: 本发明涉及SerDes初始化技术领域,尤其涉及一种多协议SerDes初始化控制系统及方法,首先释放PLL的复位产生多协议SerDes模块工作所需的312.5MHz参考时钟和eCPU工作所需的400MHz工作时钟;然后释放QSPI和AHB总线的复位,打开配置通路;此时eCPU工作时钟和SerDes配置通路就位,接着释放eCPU复位,eCPU调用QSPI从片外FLASH存储器中读出firmware,再通过QSPI转AHB接口转换模块,将firmware写入SerDes的RAM中;当firmware加载完成之后释放SerDes的MCU复位,MCU根据firmware配置对SerDes进行初始化配置并控制SerDes内部复位的触发和释放,完成SerDes初始化。本发明通过firmware对多协议SerDes进行初始化配置,可有效简化多协议SerDes初始化流程,降低全芯片初始化控制的设计难度。

    一种基于Rapid IO接口的晶上系统配置网络及构建方法

    公开(公告)号:CN116909981A

    公开(公告)日:2023-10-20

    申请号:CN202310673939.3

    申请日:2023-06-07

    Abstract: 本发明提供一种基于Rapid IO接口的晶上系统配置网络及构建方法。该构建方法所适用的条件包括:晶上系统提供有支持Rapid IO协议处理的模块和对外接口,晶上系统上集成的各部件均包含支持Rapid IO协议处理的模块和对外接口,包括:步骤1:将管理主机与晶上系统通过Rapid IO接口连接;步骤2:管理主机利用Rapid IO维护包枚举晶上系统上的所有部件以构建得到晶上系统的可视化拓扑结构;并在枚举过程中对探测感知到的所有交换部件进行路由配置以形成路由表;步骤3:根据构建的可视化拓扑结构,管理主机通过控制Rapid IO维护包的跳数字段,结合路由表将配置信息下发到晶上系统上的目标部件。

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