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公开(公告)号：CN118838861A
公开(公告)日：2024-10-25
申请号：CN202410813511.9
申请日：2024-06-24
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G06F13/42
摘要： 本发明涉及多协议SerDes技术领域，尤其涉及一种多协议Serdes接口在不同协议通信要求的约束设计方法及系统，首先根据各协议的TX/RX CLK的频率要求，在Serdes同一个管脚上定义多个时钟，完成同一个Serdes管脚上所有支持协议对应的时钟定义；然后将Serdes IP内部定义的生成时钟全部删除掉，重新定义由Serdes内部时钟作为源时钟生成的各协议对应的生成时钟；其次定义Serdes外部不同协议对应的门控时钟为生成时钟；最后对Serdes同一个管脚上定义的多个协议对应的多个时钟设置set_clock_group‑physically_exclusive，避免对不同协议之间的时钟进行时序分析。本发明通过单一约束文件替代现有多个约束文件，减少了约束文件数量以及静态时序分析的运行次数，提高静态时序分析的工作效率。
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公开(公告)号：CN117336388A
公开(公告)日：2024-01-02
申请号：CN202311030479.9
申请日：2023-08-15
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明公开一种基于主从协议的晶上系统管理装置及方法，该装置和晶上系统相连，包括上位机和可编程控制器；所述上位机包括人机界面、上位机协议组包/解析模块、第一基础通信模块及若干可扩展管理模块；所述可编程控制器包括第二基础通信模块、上位机协议解析/组包模块、配置协议处理模块、配置通道划分模块。本发明以可编程控制器代替BMC，为晶上系统不同种类部件的统一配置管理问题提供了创新的解决方案；本发明可对CPU、DSP、FPGA、GPU、NPU五种计算资源进行统一管理和有效复用。
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公开(公告)号：CN116582220A
公开(公告)日：2023-08-11
申请号：CN202310503227.7
申请日：2023-05-06
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L1/00 , H04L1/1809 , H04L43/0829
摘要： 本发明提供一种以太网链路级可靠传输的装置和方法。该装置在以太网控制器中设置有链路层可靠传输控制模块，包括Frame ID封装单元，用于从报文缓存中接收数据帧，在该数据帧中增加Frame ID字段；发送选择单元，用于根据控制选择发送封装后的数据帧、缓存中的数据帧或者LRTF至MAC数据通路；重传缓存单元，用于缓存封装后的数据帧；接收选择单元，用于从MAC数据通路中接收以太网帧进行解析：若为数据帧，则发送至Frame ID检查和删除单元；若为LRTF，则发送至LRTF处理与生成单元；LRTF处理与生成单元，用于解析接收的LRTF并根据控制生成相应的LRTF；Frame ID检查和删除单元，用于从接收的数据帧中提取出Frame ID，并在删除该数据帧中Frame ID字段后，将该数据帧发送至报文缓存。
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公开(公告)号：CN115473862B
公开(公告)日：2023-07-11
申请号：CN202210496095.5
申请日：2022-04-24
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L49/90 , H04L49/111 , H04L49/201 , H04L47/62 , H04L47/6275
摘要： 本发明公开一种避免交换芯片组播包队头阻塞的方法及系统，该方法包括：在交换芯片输入端口内部依据接收到的数据包的路由目的端口建立N+2个VOQ并共享Tag节点缓存，其中，包括N个单播队列和2个组播队列(组播队列1、组播队列2)；将新接收的组播包加入组播队列1，在组播队列1头部组播包的一个或多个目的端口发生堵塞之前，组播队列2始终为空，当组播队列1头部组播包的一个或多个目的端口发生堵塞时，将该发生堵塞的组播包从组播队列1中移出并放入组播队列2；调度处理逻辑按照调度算法从N+2个VOQ中选择满足调度条件且优先级最高的队列进行调度。本发明有效解决了组播包的队头阻塞问题，同时不影响队列节点缓存的共享使用。
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公开(公告)号：CN111624869B
公开(公告)日：2023-03-28
申请号：CN202010335962.8
申请日：2020-04-25
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G05B9/03
摘要： 本发明属于网络安全技术领域，特别涉及一种自动感知攻击行为方法、系统及以太网交换机，将交换机服务请求分发至响应模块，所述响应模块包含用于数据交互处理的主控制器和用于交互数据处理的辅助控制器，所述主控制器和辅助控制器两者采用软和/或硬件存在差异且功能等价的控制器结构；响应模块中两个控制器依据服务请求分别生成响应数据；对响应数据进行比对来判定交换机异常并通知管理员。本发明依据该两个控制器的响应结果自动感知识别交换机异常，方案简单，便于部署实施，通过对响应数据比对可以成功多种攻击方式并上报管理员，实现自动感知交换机控制器异常，且能够保证交换机的工作状态始终受控，进一步确保网络空间的安全性和稳定可靠性。
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公开(公告)号：CN113537284B
公开(公告)日：2023-01-24
申请号：CN202110627364.2
申请日：2021-06-04
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G06F18/25 , G06F18/2433 , G06F18/214 , G06N3/045 , G06N3/042 , G06N3/044 , G06N3/0442 , G06N3/0464 , G06N3/047 , G06N3/0475 , G06N3/08 , G06N3/092
摘要： 本发明属于人工智能技术领域，特别涉及一种基于拟态机制的深度学习实现方法及系统，针对已训练的不同类型深度学习网络模型，将每个类型的深度学习网络模型作为执行体，构建异构执行体池；利用预设选择策略从异构执行体池中选取多个深度学习网络模型对目标数据进行检测分类，并依据检测分类结果确定用于最终检测分类输出的正确分类结果及用于重训练的异常分类结果；针对异常分类结果的深度学习网络模型进行下线，通过重训练来更新网络模型参数后再输送至异构执行体池进行上线。本发明将拟态防御应用于人工智能深度学习算法，利用不同算法间的异构性克服算法自身存在的脆弱性，进而提升算法整体的安全性，有效提升深度学习抗干扰攻击能力。
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公开(公告)号：CN112506730B
公开(公告)日：2022-11-01
申请号：CN202011244360.8
申请日：2020-11-10
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明提供一种适用于网络交换芯片ECC功能验证的验证平台及验证方法。该验证平台包括配置信息添加模块，用于在已有验证平台上添加配置信息和错误注入类型信息；错误注入模块，用于根据配置的ECC错误类型，向待测网络交换芯片进行错误注入；错误检查比对模块，用于根据向待测网络交换芯片注入的ECC错误类型提前得出待测网络交换芯片期望的输出结果和中断上报信息，接收待测网络交换芯片实际的输出结果，以及监测待测网络交换芯片实际的中断上报信息；并将期望的输出结果、中断上报信息和实际的输出结果、中断上报信息进行比对。本发明验证效率较高，功能点验证覆盖更全，易于EDA仿真实现。
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公开(公告)号：CN110381050B
公开(公告)日：2022-01-21
申请号：CN201910631864.6
申请日：2019-07-12
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明提供了数据包的多协议转化校验方法和装置，包括：交换芯片接收第一校验设备发送的第一数据包；从解析的第一数据包中提取源协议的包头信息和包内容信息；将源协议的包头信息转化为第二校验设备中目的协议的包头信息；将目的协议的包头信息和源协议的所述包内容信息进行封装，得到第二数据包；将第二数据包发送给第二校验设备，以使第二校验设备对第二数据包进行校验，生成校验结果；可以对数据包的包头信息及包内容信息进行双重检测，更加全面的检测协议转化后的数据包是否正确，从而提高验证效率和验证可信度。
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公开(公告)号：CN110535788B
公开(公告)日：2021-09-10
申请号：CN201910628079.5
申请日：2019-07-12
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L12/931
摘要： 本发明提供了一种多协议控制器和多协议交换芯片，涉及数据传输技术领域，该多协议控制器包括嵌入式现场可编程门阵列模块；该嵌入式现场可编程门阵列模块用于加载待支持协议的部分或全部控制逻辑。本发明实施例提供的多协议控制器和多协议交换芯片，应用嵌入式现场可编程门阵列(EFPGA)实现可编程的硬件控制电路，使得整体控制器可以通过外部加载的方式支持多种不同协议，提高了应用的灵活性；通过专用集成电路(ASIC)实现多协议之间的可复用逻辑，有效节省了电路占用面积，降低了功耗。
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公开(公告)号：CN110572335B
公开(公告)日：2021-07-23
申请号：CN201910813277.9
申请日：2019-08-30
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L12/933 , H04L12/935 , H04L12/861
摘要： 本发明提供一种低时延的交换芯片时钟域结构。该时钟域结构包括：依次连接的入口SerDes RX单元、第一CDC单元、入口端口RX、第二CDC单元、核心交换单元、第三CDC单元、出口端口TX、第四CDC单元和出口SerDes TX单元；第一CDC单元，用于将入口SerDes RX单元接收的数据的时钟域由SerDes RX时钟域跨到核心交换时钟域；SerDes RX时钟域指SerDes RX单元工作时的时钟域，核心交换时钟域指核心交换单元工作时的时钟域；入口端口RX、核心交换单元和出口端口TX工作时采用相同的时钟域；第四CDC单元，用于将出口端口TX输出的数据的时钟域由核心交换时钟域跨到SerDes TX时钟域；SerDes TX时钟域指出口SerDes TX单元工作时的时钟域。本发明旨在提供一种降低交换时延，便于芯片性能提升的通用交换芯片的时钟域架构。
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