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公开(公告)号：CN107731730A
公开(公告)日：2018-02-23
申请号：CN201610667679.9
申请日：2016-08-12
IPC分类号： H01L21/762 , H01L27/11521
摘要： 本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件结构，所述基底暴露出所述器件结构顶部表面；在所述基底上形成介质层、以及位于介质层上的牺牲层，所述介质层和牺牲层暴露出所述器件结构全部或部分顶部表面；在所述牺牲层上和所述器件结构暴露出的顶部表面形成金属层；去除所述牺牲层和所述牺牲层上的金属层。其中，所述牺牲层将所述金属层与介质层隔离。因此，在形成所述金属层的过程中，所述介质层表面的孔洞中不容易进入金属层材料，所述介质层的绝缘性较好，不容易被击穿。所述形成方法能够降低所形成半导体结构的漏电流，改善半导体结构性能。
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公开(公告)号：CN106910679A
公开(公告)日：2017-06-30
申请号：CN201510974152.6
申请日：2015-12-22
IPC分类号： H01L21/033
CPC分类号： H01L21/0337 , H01L21/0332
摘要： 本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上依次形成有功能材料层、硬掩膜层、无定形材料层以及图案化的掩膜层；步骤S2：以所述图案化的掩膜层为掩膜部分地蚀刻所述无定形材料层，以形成凹槽，接着在所述凹槽的侧壁上形成间隙壁，以使所述无定形材料层更加坚固；步骤S3：重复所述步骤S2至在所述无定形材料层中形成目标图案并露出所述硬掩膜层，同时所述间隙壁向下延伸至所述目标图案的底部。所述方法中蚀刻分为多个步骤，在每一个步骤中去除其表面的应力层，然后在其侧壁上形成间隙壁或者在其表面沉积间隙壁材料层，进一步提高LER、LWR，进一步提高了所述半导体器件的良率和性能。
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公开(公告)号：CN112928165B
公开(公告)日：2024-06-18
申请号：CN201911236816.3
申请日：2019-12-05
发明人： 郑二虎
IPC分类号： H01L29/78 , H01L21/336 , H01L21/205
摘要： 一种半导体结构及其形成方法，形成方法包括：形成衬底和位于衬底上的初始图形层，初始图形层利用刻蚀工艺所形成；利用等离子体沉积工艺，在初始图形层的侧壁形成覆盖层，初始图形层和覆盖层作为图形层。利用等离子体沉积工艺在初始图形层的侧壁形成覆盖层的过程中，该沉积工艺产生的等离子体能够去除初始图形层侧壁的悬挂键，使得初始图形层的侧壁具有较小的面粗糙度，覆盖层形成在初始图形层的侧壁，因此图形层的侧壁面粗糙度较小，且覆盖层通过等离子体沉积工艺形成，因此覆盖层的表面不具有悬挂键，从而覆盖层的侧壁上不易与环境中的水、O和H接触形成悬挂键，这使得图形层侧壁的面粗糙度较小，从而有利于提高半导体结构的电学性能。
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公开(公告)号：CN113659073B
公开(公告)日：2024-04-30
申请号：CN202010397403.X
申请日：2020-05-12
发明人： 郑二虎
IPC分类号： H10B63/00
摘要： 一种非易失性存储装置及其形成方法，所述方法包括：提供基底，所述基底包括器件区和非器件区；在所述基底上依次形成第一电极材料层和绝缘材料层；在所述绝缘材料层上形成牺牲层，所述牺牲层覆盖所述绝缘材料层的非器件区，暴露所述绝缘材料层的器件区；在暴露出的所述器件区内的绝缘材料层上形成第二电极；去除所述牺牲层和所述非器件区的绝缘材料层和第一电极材料层，以剩余的绝缘材料层为绝缘层，剩余的第一电极材料层为第一电极层。所述方法提升了器件的性能。
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公开(公告)号：CN111864062B
公开(公告)日：2024-01-26
申请号：CN201910357417.6
申请日：2019-04-29
发明人： 郑二虎
IPC分类号： H10B63/00
摘要： 本发明提供一种半导体结构的形成方法以及阻变式存储器，所述形成方法包括：提供基底；在所述基底上形成电极层；在所述电极层上形成盖帽层；刻蚀所述盖帽层，形成第一电极；形成所述第一电极后，对所述电极层进行周期性刻蚀工艺，形成第二电极；所述周期性刻蚀工艺的一个周期包括：向刻蚀腔室中依次通入所述电极层的刻蚀气体和氮气。所述阻变式存储器，包所述形成方法所形成的半导体结构。本发明优化了半导体结构和阻变式存储器的电学性能。
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公开(公告)号：CN111627808B
公开(公告)日：2023-10-20
申请号：CN201910152105.1
申请日：2019-02-28
IPC分类号： H01L21/308
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括图形密集区和图形稀疏区；在所述基底上形成多个分立的硬掩膜层，相邻所述硬掩膜层与所述基底围成开口，且所述图形稀疏区开口的宽度大于所述图形密集区开口的宽度；形成至少位于所述图形稀疏区的开口侧壁上的修整层，所述修整层与所述硬掩膜层构成掩膜结构层；以所述掩膜结构层为掩膜，刻蚀所述开口露出的部分厚度所述基底，形成凸出于剩余所述基底的多个目标图形层。本发明实施例有利于提高各区域的目标图形层的关键尺寸均一性。
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公开(公告)号：CN113517180B
公开(公告)日：2023-08-18
申请号：CN202010280503.4
申请日：2020-04-10
IPC分类号： H01L21/033 , H01L21/66
摘要： 一种掩膜版版图的修正方法和掩膜版版图，其中，所述修正方法包括：形成第一掩膜版版图，所述第一掩膜版版图包括若干沿第一方向延伸的第一图形；获取第二掩膜版版图信息，所述第二掩膜版版图信息包括第二掩膜版版图，所述第二掩膜版版图包括沿第二方向延伸的若干第二图形，并且，将所述第一掩膜版版图与所述第二掩膜版版图重叠后，所述第二图形横跨1个以上所述第一图形，所述第二方向与所述第一方向互相垂直；根据所述第二掩膜版版图信息，对若干所述第一图形进行补偿修正。从而，提高了半导体结构的性能。
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公开(公告)号：CN115881809A
公开(公告)日：2023-03-31
申请号：CN202110919657.8
申请日：2021-08-11
发明人： 郑二虎
IPC分类号： H01L29/78 , H01L21/336
摘要： 一种半导体结构及其形成方法，方法包括：提供衬底，衬底上形成有底部鳍部，底部鳍部顶部形成有沟道结构；在衬底上形成隔离层，隔离层覆盖底部鳍部侧壁；形成覆盖隔离层和沟道结构顶部的牺牲层；形成贯穿牺牲层的沟槽，沟槽横跨沟道结构并向沟道结构两侧延伸，沟槽底部和底部鳍部顶部相齐平，且沟槽侧壁与衬底表面的夹角为直角或钝角；在沟槽中形成伪栅层；去除牺牲层；在伪栅层侧部的隔离层上形成层间介质层；去除伪栅层，形成栅极开口；在栅极开口中形成栅极结构。本发明提高了栅极结构在栅极开口中的形成质量，同时降低了栅极结构产生足部缺陷的概率，以降低源漏掺杂层与栅极结构之间发生短接的概率，进而提高半导体结构的性能。
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公开(公告)号：CN115810582A
公开(公告)日：2023-03-17
申请号：CN202111074028.6
申请日：2021-09-14
IPC分类号： H01L21/8234 , H01L27/088
摘要： 一种半导体结构及其形成方法，方法包括：提供基底，所述基底包括器件区和隔断区，所述基底包括衬底以及分立于所述器件区和隔断区的衬底上的鳍部，所述器件区和隔断区的所述基底顶部形成有横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述隔断区中，刻蚀去除所述栅极结构和所述鳍部，形成露出所述衬底顶面且与所述鳍部的延伸方向相一致的凹槽；在所述凹槽中形成隔断结构。降低了所述器件区的鳍部发生弯曲的概率，从而提高了半导体结构的性能。
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公开(公告)号：CN115763371A
公开(公告)日：2023-03-07
申请号：CN202111027312.8
申请日：2021-09-02
IPC分类号： H01L21/8234 , H01L27/088
摘要： 一种半导体结构及其形成方法，方法包括：提供基底，包括器件单元区，器件单元区包括相邻的多个子器件区，子器件区的基底上分别形成有一个或多个堆叠的沟道叠层，沟道叠层包括第一牺牲层和位于第一牺牲层上的第一沟道层，相邻子器件区之间的基底上形成有隔离墙；通过栅极开口去除第一牺牲层，形成通槽；在栅极开口和通槽露出的第一沟道层的顶面、底面和侧面形成第二沟道层，在第一沟道层的顶面和隔离墙侧壁的交界处、以及第一沟道层的底面和隔离墙侧壁的交界处，第二沟道层的端面与第一沟道层露出的隔离墙侧壁之间的夹角为锐角，与未形成有第二沟道层的方案相比，本发明提高了栅极结构对沟道层的包覆能力，进而提高了半导体结构的性能。
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