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公开(公告)号：CN112349588B
公开(公告)日：2023-11-10
申请号：CN201910727253.1
申请日：2019-08-07
发明人： 郑二虎
IPC分类号： H01L21/336 , H01L21/033
摘要： 一种半导体结构形成方法、晶体管，形成方法包括：提供基底，基底包括第一区域和第二区域，基底上形成有底部核心材料层和位于底部核心材料层上的一层或多层顶部核心材料层；对所述核心材料层进行自对准图形化处理，包括：刻蚀顶部核心材料层，形成多个分立的顶部核心层；在顶部核心层的侧壁上形成第一侧墙层；在第二区域中，且在第一侧墙层和顶部核心层露出的基底上形成遮挡层，遮挡层和第一侧墙层作为核心掩膜层；以核心掩膜层为掩膜刻蚀底部核心材料层，形成底部核心层；在底部核心层的侧壁上形成第二侧墙层；去除底部核心层；以第二侧墙层为掩膜刻蚀基底，形成剩余基底和位于剩余基底上的目标图形，目标图形在剩余基底上呈不等间距排列。
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公开(公告)号：CN114639716A
公开(公告)日：2022-06-17
申请号：CN202011487893.9
申请日：2020-12-16
IPC分类号： H01L29/06 , H01L23/544 , H01L27/088 , H01L21/8234
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，包括器件区以及零层标记区；在零层标记区的基底内形成零层标记沟槽；填充零层标记沟槽，形成介电层；形成覆盖基底和介电层的鳍部掩膜材料层；在介电层和器件区的基底上方的鳍部掩膜材料层上形成核心层，核心层覆盖介电层的顶部；在核心层的侧壁形成掩膜侧墙；去除核心层；去除核心层后，以掩膜侧墙为掩膜刻蚀鳍部掩膜材料层，形成鳍部掩膜层；以鳍部掩膜层为掩膜刻蚀部分厚度的基底，刻蚀后剩余的基底作为衬底，位于器件区的衬底上的凸起作为鳍部，且在刻蚀基底的过程中，同时刻蚀部分厚度的介电层。本发明通过介电层填充零层标记沟槽，形成鳍部后，出现残留物缺陷或脱落缺陷的概率较低。
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公开(公告)号：CN114628488A
公开(公告)日：2022-06-14
申请号：CN202011468222.8
申请日：2020-12-14
发明人： 郑二虎
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 一种半导体结构及其形成方法，形成方法包括：提供衬底；在所述衬底内形成阱区；形成所述阱区后，在所述衬底上形成沟道层；刻蚀所述沟道层以及部分厚度的衬底，形成凸出于剩余衬底的鳍部。本发明在形成所述阱区之后，形成所述沟道层，也就是说，所述阱区中的阱区离子未掺杂至所述沟道层中，相应的，在刻蚀所述沟道层时，可以减小或避免所述阱区离子对所述沟道层的刻蚀速率的影响，相应有利于提高对所述沟道层的刻蚀速率均一性，从而有利于降低刻蚀后剩余沟道层的表面粗糙度，即降低鳍部中的沟道层表面粗糙度，进而提高半导体结构的性能。
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公开(公告)号：CN114512445A
公开(公告)日：2022-05-17
申请号：CN202011278814.3
申请日：2020-11-16
IPC分类号： H01L21/8238
摘要： 一种半导体结构的形成方法，形成方法包括：所述基底包括分立的器件区，所述器件区包括相间隔的第一区域和第二区域，在所述第一区域和第二区域的所述堆叠材料层上形成掩膜层的步骤中，各个所述掩膜层的均一性较高，在所述第一区域的掩膜层和第二区域的掩膜层之间形成的牺牲掩膜层的均一性较高，因为所述牺牲掩膜层的耐刻蚀度小于所述掩膜层的耐刻蚀度，以所述掩膜层和牺牲掩膜层为掩膜刻蚀所述堆叠材料层，形成器件开口的步骤中，多个所述牺牲掩膜层的被去除速率的均一性较好，且易同时去除被去除，有利于使得器件开口的均一性较高，从而在所述器件开口中形成的介电墙的均一性较高，有利于提高半导体结构的电学性能和电学性能的均一性。
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公开(公告)号：CN114497213A
公开(公告)日：2022-05-13
申请号：CN202011150284.4
申请日：2020-10-23
IPC分类号： H01L29/78 , H01L23/528 , H01L21/768 , H01L21/336
摘要： 一种半导体结构及其形成方法，包括：衬底；若干第一栅极结构和若干第一源漏掺杂层，第一栅极结构位于衬底上，第一源漏掺杂层分别位于第一栅极结构两侧的衬底内；位于第一源漏掺杂层上的第一导电结构，第一导电结构的顶部表面高于第一栅极结构的顶部表面；位于第一导电结构的顶部表面上的第一保护层。由于第一保护层是通过处理金属形成的金属化合物，具有很好的致密性，能够很好的将第一导电结构的顶部表面与空气进行隔离，避免了第一导电结构被空气中的水分腐蚀而造成表面凹凸不平的问题，进而使得后续形成的第一导电插塞能够与第一导电结构紧密连接，有效降低第一导电插塞与第一导电结构之间的接触电阻，进而提升最终形成的半导体结构的性能。
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公开(公告)号：CN113972169A
公开(公告)日：2022-01-25
申请号：CN202010724637.0
申请日：2020-07-24
IPC分类号： H01L21/8234 , H01L27/088
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成掩膜层；在掩膜层的侧壁形成补偿侧墙；以掩膜层和补偿侧墙为掩膜，刻蚀基底，形成衬底以及凸出于衬底的鳍部；去除补偿侧墙；去除补偿侧墙后，在鳍部露出的衬底上形成覆盖鳍部部分侧壁的隔离层。本发明在形成鳍部后，去除补偿侧墙，随后形成隔离层，形成隔离层的制程包括在鳍部之间填充隔离材料层的步骤，通过去除补偿侧墙，使得由掩膜层、鳍部和衬底所围成的开口的顶部开口尺寸较大，因此，在沉积隔离材料层的过程中，易于使隔离材料层填充于开口的底部，降低了隔离材料层在鳍部顶部位置处发生堆积的概率，从而减小隔离材料层对鳍部的挤压力，进而改善鳍部弯曲的问题，使得半导体结构的性能得以提高。
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公开(公告)号：CN113675090A
公开(公告)日：2021-11-19
申请号：CN202010413838.9
申请日：2020-05-15
发明人： 郑二虎
IPC分类号： H01L21/336 , H01L29/78
摘要： 一种半导体结构的形成方法，包括：提供初始衬底，所述初始衬底包括若干第一无效区，以及包围若干所述第一无效区的第一有效区；在所述第一有效区内形成初始应力层；刻蚀所述第一有效区和第一无效区的初始衬底以及初始应力层，以形成衬底、位于第一有效区的衬底上的若干第一鳍部结构、以及位于第一无效区的衬底上的若干第一隔离鳍结构。从而，改善了半导体结构的性能。
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公开(公告)号：CN113675089A
公开(公告)日：2021-11-19
申请号：CN202010413830.2
申请日：2020-05-15
发明人： 郑二虎
IPC分类号： H01L21/336 , H01L29/78 , B82Y40/00 , B82Y10/00
摘要： 一种半导体结构及半导体结构的形成方法，其中方法包括：提供衬底；在所述衬底上形成若干相互分立的叉形结构，相邻的叉形结构之间具有第一开口，每个叉形结构包括位于衬底表面的鳍部结构，以及位于所述鳍部结构上的复合纳米片结构，所述叉形结构具有贯穿所述复合纳米片结构的第二开口，并且所述第二开口延伸至所述鳍部结构内，所述第二开口的深度小于所述第一开口的深度；在所述第二开口内形成隔离结构。从而，改善了半导体结构的性能。
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公开(公告)号：CN108574005B
公开(公告)日：2021-08-06
申请号：CN201710130990.4
申请日：2017-03-07
IPC分类号： H01L29/423 , H01L29/40 , H01L21/28 , H01L21/331
摘要： 一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构和位于栅极结构顶部表面的第一保护层；在所述栅极结构的侧壁和第一保护层的侧壁形成初始侧墙；在所述初始侧墙的侧壁形成第一侧墙，第一侧墙的材料和初始侧墙的材料不同；形成第一侧墙后，去除部分初始侧墙，使初始侧墙形成第二侧墙，且在第一侧墙和第一保护层之间形成凹槽，所述第二侧墙位于凹槽的底部，所述第二侧墙的顶部表面高于或齐平于栅极结构的顶部表面；在所述凹槽中形成第二保护层，所述第二保护层的材料与所述第一侧墙的材料相同。所述方法使得半导体器件的电学性能得到提高。
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公开(公告)号：CN112750675A
公开(公告)日：2021-05-04
申请号：CN201911046825.6
申请日：2019-10-30
发明人： 郑二虎
摘要： 一种等离子体刻蚀装置及其初始化系统和初始化方法，所述等离子体刻蚀装置包括：刻蚀组件，用于对晶圆或晶圆上的膜层进行刻蚀，所述晶圆包括边缘区域；承载台，用于承载所述晶圆，所述承载台承载晶圆的面为支撑面；控制环，环绕承载台且位于所述支撑面的下方，所述控制环与承载台的支撑面平行，所述控制环的环面与边缘区域的位置相对应且沿径向覆盖所述边缘区域；调节装置，包括位于所述控制环下方的基台，以及位于所述基台上沿控制环的圆周方向分布的多个针脚，所述针脚与控制环的底面相接触，所述针脚突出基台的部分具有支撑高度，支撑高度能够调节。本发明实施例有利于提高晶圆边缘区域的膜层厚度均一性。
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