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公开(公告)号：CN109309129A
公开(公告)日：2019-02-05
申请号：CN201811071202.X
申请日：2018-09-14
申请人： 北京大学
IPC分类号： H01L29/786 , H01L23/64
摘要： 本发明实施例提供了一种基于FDSOI的gg-NMOS器件，包括：P型衬底、埋氧层、源极、漏极、栅极和外接电阻；外接电阻的一端与漏极连接，在外接电阻与漏极之间接入静电输入端，外接电阻的另一端与P型衬底连接；P型衬底的表面上一侧形成有埋氧层，在埋氧层的表面上形成有源极和漏极，源极和漏极之间形成的沟道上形成有栅极，栅极与源极均接地。本发明实施例提供的基于FDSOI的gg-NMOS器件，在静电输入端与P型衬底之间接入外接电阻，可以通过不同阻值的外接电阻确定合适的触发电压以满足不同ESD防护的需求。相比于现有技术中存在的基于FDSOI的gg-NMOS器件，可以实现更低的触发电压，节约了成本。
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公开(公告)号：CN103941178B
公开(公告)日：2017-07-18
申请号：CN201410165827.8
申请日：2014-04-23
申请人： 北京大学
IPC分类号： G01R31/317
摘要： 本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路，所述电路包括环振电路、时钟缓冲级、第一数级反相器链N以及第二数级反相器链P；所述环振电路为反相器级联构成；所述第一数级反相器链N为反相器级联，并挂载D触发器构成；所述第二数级反相器链P为反相器级联，并挂载D触发器构成。本发明的一种检测集成电路制造工艺中工艺波动的检测电路可以把NMOS和PMOS的波动分别测量出来，并以数字化的方式输出，方便读取数据，且有利于在片上进行集成，用于后续的工艺波动补偿。
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公开(公告)号：CN105552076A
公开(公告)日：2016-05-04
申请号：CN201610041940.4
申请日：2016-01-21
申请人： 北京大学
IPC分类号： H01L27/02 , H01L29/06 , H01L21/822
CPC分类号： H01L27/0248 , H01L21/822 , H01L29/0684
摘要： 本发明公开了一种二极管辅助触发的可控硅器件及其制造方法、集成电路，该器件包括：依次设置在P型衬底上的第一P+注入区，第一N+注入区和至少两个N阱区，每一N阱区内均设置有靠近所述第一P+注入区的第二P+注入区和远离所述第一P+注入区的第二N+注入区；还包括：金属互联区，用于连接相邻的N阱区内的第二N+注入区和第二P+注入区；第二P+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一P+注入区在P型衬底表面形成的图形的面积；第二N+注入区在P型衬底表面形成的图形的面积不全相等且均不大于第一N+注入区在P型衬底表面形成的图形的面积。该DTSCR器件在不增加版图面积的基础上降低了泄露电流，缩短了DTSCR器件在VF-TLP测试中的开启时间。
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公开(公告)号：CN105448908A
公开(公告)日：2016-03-30
申请号：CN201510984780.2
申请日：2015-12-24
申请人： 北京大学
IPC分类号： H01L27/02
CPC分类号： H01L27/0259
摘要： 本发明公开了一种硅控整流器，包括：P型衬底，所述P型衬底上从左到右依次设有第一N阱区、第二N阱区、第三N阱区、第四N阱区以及第五N阱区；所述第一N阱区、所述第二N阱区、所述第三N阱区、所述第四N阱区以及所述第五N阱区依次连接；其中，在五个N阱区中有两个相邻的N阱区之间的导电区的长度可调。本发明提出的硅控整流器通过改变两个相邻N阱区之间的导电区的长度，以改变两个二极管之间的距离，从而改变整体结构的触发电压，实现触发电压的有效调节，进而满足不同ESD防护的要求；同时，由于二极管的个数未发生变化，故在相同的工作电压下漏电流相同，并不会因为触发电压的降低而引起漏电流的增加。
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公开(公告)号：CN102636678B
公开(公告)日：2015-01-21
申请号：CN201210104045.4
申请日：2012-04-10
申请人： 北京大学
IPC分类号： G01R19/00
摘要： 本发明涉及集成电路技术领域，提供了一种阈值电压退化测量电路。所述电路包括两个串联的MOS管；其中，第一MOS管为被测管，第一MOS管的栅极连接第一直流电压，源极和衬底同时连接源极电压，漏极连接输出端；第二MOS管的栅极和漏极同时连接第二直流电压，源极和衬底同时连接输出端。在本发明的方案中，提出了一种结构简单的阈值电压退化测量电路，其电路只包含两个串联的MOS管，只需测量输出端的电压变化即可直接测量被测管的阈值电压退化情况，只涉及一个物理量的获取且无需进行二次处理和分析，因此本发明的技术方案结构简单、操作方便、节省时间、结果精确直观且易于实现。
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公开(公告)号：CN102522386B
公开(公告)日：2014-06-11
申请号：CN201110397002.5
申请日：2011-12-02
申请人： 北京大学
IPC分类号： H01L23/544 , G01R31/26
CPC分类号： H01L2924/0002 , H01L2924/00
摘要： 本发明公开了一种栅氧化层界面陷阱密度测试结构及测试方法，涉及MOS器件质量、可靠性测试技术领域，所述测试结构包括n型MOSFET及对应的p型栅氧化层电容，或者p型MOSFET及对应的n型栅氧化层电容；所述n型MOSFET与其对应的p型栅氧化层电容，以及p型MOSFET与其对应的n型栅氧化层电容共用栅极。本发明采用同一测试结构便可完成对n和p型MOS器件栅氧化层界面陷阱密度的测试，且缩短了测量时间、提高了测试效率，降低了测试成本。
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