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公开(公告)号：CN117278176A
公开(公告)日：2023-12-22
申请号：CN202311567918.X
申请日：2023-11-23
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H04L1/24 , H04L1/20 , H04L1/00 , H04L67/303
Abstract: 本发明提供了一种具有纠错功能的FPGA配置文件生成装置及方法，利用纠错码可以在传输或存储过程中检测和纠正数据错误的能力，在配置文件软件生成端设置有纠错码编码模块对配置文件进行编码得到纠错码，在FPGA硬件端下载配置文件及纠错码后，先使用检错模块对纠错码进行解码，所然后纠错模块根据解码后的解码结果对配置文件进行纠错，FPGA硬件端根据纠错成功的配置文件在FPGA上生成对应逻辑功能的工程。如此，通过增加纠错码编码模块、检错模块以及纠错模块，从而可以提高配置文件的下载成功率，减少重新传输配置文件的需求，提高数据可靠性。
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公开(公告)号：CN116579280B
公开(公告)日：2023-10-20
申请号：CN202310843149.5
申请日：2023-07-11
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/337 , G06F30/3312 , G06F30/392 , G06F30/398
Abstract: 本发明提供一种时序性能调整方法，包括：预定义优化次数阈值和关键路径延时预期值；对当前电路进行时序分析并返回关键路径延时信息；基于所述关键路径延时信息和当前优化次数判断所述当前电路是否满足所述优化次数阈值或关键路径延时预期值，若满足，则对所述当前电路进行优化后的编译操作，若不满足，则执行时序优化操作，得到本次优化后的电路，判断其时序性能是否提升。通过定义优化次数阈值，防止优化死循环，如果一直无法满足电路时序要求，无法退出，和关键路径延时预期值有效防止过度优化，提高整体电路布局效率；提高布局优化效果和提高布局优化效率，提高电路的性能。本发明提供的装置具有相应优势。
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公开(公告)号：CN116738507A
公开(公告)日：2023-09-12
申请号：CN202311016673.1
申请日：2023-08-14
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供一种芯片鉴权方法包括：步骤S1.对芯片的原始配置文件进行哈希运算并生成鉴权码流；步骤S2.进行身份验证；其中，所述步骤S1包括：计算哈希值得到原始码流的唯一消息摘要；用预定义的鉴权密钥加密所述消息摘要得到加密摘要；将所述加密摘要和所述原始配置文件组成新的配置文件作为所述鉴权码流；所述步骤S2包括：加载码流，对接收到的所述鉴权码流中的原始码流部分计算哈希值得到当前摘要；用所述鉴权密钥解密所述加密摘要得到鉴权摘要；比较所述当前摘要和所述鉴权摘要，判断是否通过身份验证。只对唯一摘要加密解密即可完成身份验证，有效地加强了芯片的安全性能，提高了产品的可靠性，减少了安全漏洞的隐患。
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公开(公告)号：CN116680205A
公开(公告)日：2023-09-01
申请号：CN202310971734.3
申请日：2023-08-03
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明提供一种DDR内存数据通道接口扩展电路、系统及方法，用于双向实时传输数据信号，包括：分别与所述DDR内存的全部或部分数据信号端口一一对应连接的第一数据信号端口、与至少两个处理器的数据信号端口分别对应连接的第二数据信号端口；所述第一数据信号端口和所述第二数据信号端口之间设置有开关矩阵。直接扩展内存自身的接口，实现一个DDR内存连接多个处理器，从硬件的角度实现DDR内存共享。本发明提供的DDR内存数据通道接口扩展系统、DDR内存数据通道接口扩展方法具有相应优势。
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公开(公告)号：CN110007908B
公开(公告)日：2022-06-24
申请号：CN201910148320.4
申请日：2019-03-07
Applicant: 中科亿海微电子科技(苏州)有限公司
Abstract: 本发明公开了一种具有双进位链结构的双输出查找表及可编程逻辑单元，双输出查找表包括：F0、F1、F2、F3和F4，进位链的多路选择器mx1和mx2，3选1的多路选择器mx4，以及2选1的多路选择器mx3、mx5和mx6；通过在传统的双进位链结构查找表的基础上增加多路选择器mx4、mx5和mx6，mx5的输入端与多路选择器mx1和mx2的输入相同，mx5的控制端与mx6的输出相连，mx5的输出端连接至本级的数据输出，mx6的输入端分别与mx3的输出、输入c相连，mx4的第一输入端接d、第二输入端接mx3的输出、第三输入端接c。该双输出查找表能够实现将求得的本级进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，并且能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数。
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Patent Agency Ranking
公开(公告)号：CN119127731B
公开(公告)日：2025-03-04
申请号：CN202411634578.2
申请日：2024-11-15
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F12/0815 , G06F12/0831
Abstract: 本发明提供了一种监听过滤器，通过将用于表示缓存行检索信息的缓存地址分成多段，在相邻的段与段之间设置段连接指示，因此在进行缓存查询时，将地址进行分割，当分割后的地址之间均相连，则视为该缓存行可能已经被当前处理器缓存，为维护缓存一致性，需要前往该处理器的缓存中进行访问。而现有技术中，分段后大多采用将地址完全展开的方式进行检索，占据空间大。本发明在分段的基础上又对段进行了分组，因此本发明的方法可以快速命中缓存地址，减小存储空间，降低误判率，提高检索效率。
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公开(公告)号：CN119538821A
公开(公告)日：2025-02-28
申请号：CN202510081619.8
申请日：2025-01-20
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/347 , G06F30/34
Abstract: 本申请提供了一种基于FPGA的自动生成配码方法和系统，方法包括：编写Verilog测试代码以及测试向量，并存储至表格中，测试代码支持动态参数化设置；读取待测试的软硬件信息，基于测试代码和测试向量执行出码流程，生成软硬件信息所对应的配码数据；对出码流程中的每一流程生成对应的验证步骤，依次对出码流程中每一流程生成的配码数据与测试向量进行验证，若验证成功，则进行下一出码流程，并将验证步骤和验证结果存储至基础测试计划中；针对出码成功的测试向量，结合基础测试计划，自动生成软硬件信息对应的配码文件。本申请实现了智能化、自动化的对FPGA设计验证的全面优化，提升了FPGA设计生成配码文件的高效性和准确性。
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公开(公告)号：CN119536101A
公开(公告)日：2025-02-28
申请号：CN202510091059.4
申请日：2025-01-21
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G05B19/042
Abstract: 本发明提供的一种芯片用多线程微码控制电路，包括端口，所述端口用于信号输入；所述端口的输入信号输入至输入多路选择器内，所述输入多路选择器用于输入信号的选择；逻辑运算单元，用于接收所述输入多路选择器的输出信号，并输出运算结果至所述微码控制电路执行下一步操作；存储模块，存储有微码指令，所述微码指令被所述微码控制电路调取并执行；数据输出模块，用于实现输出赋值操作，本发明的微码控制具有电路体积小、灵活性高的优点，同时定制功能强大，可以很好的执行内核监控、配置的操作。
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公开(公告)号：CN119520416A
公开(公告)日：2025-02-25
申请号：CN202510059628.7
申请日：2025-01-15
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: H04L47/24 , H04L47/2441 , H04L47/6275 , H04L47/52
Abstract: 本发明提供的一种以太网多队列流量调度方法，包括对数据进行分类，并确认分类后的数据所对应的队列序号；确认所述队列中的剩余缓存空间，并在所述队列中剩余缓存空间充足时，将分类后的所述数据存入对应的所述队列中；依据所述队列中待传输的数据流量类型以及网络状态选择调度方法，根据选择的调度方法同时结合设置的各个流量类的优先级以及所述流量类对应的权值，进行当前一轮的数据调度。该技术方案的有益效果在于，依据队列中的流量类型以及网络状态选择调度方法，使用不同调度方法进行当前一轮数据调度，提高了带宽的使用效率和数据传输的可靠性。本发明还提供了一种以太网多队列流量调度装置、计算机可读存储介质及电子设备。
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公开(公告)号：CN119312748A
公开(公告)日：2025-01-14
申请号：CN202411845292.9
申请日：2024-12-16
Applicant: 中科亿海微电子科技(苏州)有限公司
IPC: G06F30/3312 , G06F30/33 , G06F30/337
Abstract: 一种时序报告分析方法，包括：基于时序报告中的时序路径信息生成完整的时序路径，并在每一层级进行寄存；根据时钟频率以及时序路径的延时信息计算信号抓取层级，并设置对应的抓取信号；对时序路径进行调整生成理想时序路径；对理想时序路径进行信号抓取，分析并计算时序报告中时序延时的误差。本申请基于时序报告的时序路径信息生成时序电路，并根据时钟频率以及时序报告的延时信息计算出信号的抓取层级，对调整后的时序电路进行信号抓取，通过抓取到的数据判断时序报告中的时序延时是否存在误差，为设计者提供参考，进而减少电路优化过程中的时间成本和人力成本，提高工作效率。
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