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公开(公告)号：CN113079093A
公开(公告)日：2021-07-06
申请号：CN202110389260.2
申请日：2021-04-12
Applicant: 合肥工业大学
IPC: H04L12/721 , H04L12/24 , H04L12/707
Abstract: 本发明公开了一种基于层次化Q‑routing规划的路由方法，是通过感知网路的拥塞情况和互联链路使用情况，全局分层次并行规划得到高效率的数据传输链路。本发明的算法是一种基于查找表的路由算法，路由算法将规划后的方向存储在各个路由器节点的学习模块里的路由表中，数据包通过访问所在路由器节点的学习模块里的路由表得到路径信息。本发明在拆分式Q‑routing基础上构造了层次化设计，利用多层拥塞感知器及多层并行学习大大降低了算法的收敛时间，从而提高了片上网络数据传输效率，还压缩了路由表，减少了硬件资源消耗。
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公开(公告)号：CN113064491A
公开(公告)日：2021-07-02
申请号：CN202110389276.3
申请日：2021-04-12
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于UWB三维定位的教学交互系统及其方法，该系统包括：数据采集模块、数据处理模块和互动教学平台；数据采集模块包括：若干个定位主基站、一个定位次基站、若干个定位标签；数据处理模块包括：数据运算加速单元、上位机连接接口；互动教学平台包括：PC上位机、建模单元、互动单元。本发明能够实现速度更快、精度更高的定位方法，从而提供更加实时的交互效果，能够有效提升交互式教学的效率和便捷性。
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公开(公告)号：CN112464296A
公开(公告)日：2021-03-09
申请号：CN202011502986.4
申请日：2020-12-18
Applicant: 合肥工业大学
Abstract: 本发明公开了一种用于同态加密技术的大整数乘法器硬件电路，包括：数据存储模块、64K‑NTT模块、读地址生成模块、写地址生成模块、旋转因子数据生成模块和全局控制模块；其中64K‑NTT模块包括：16‑NTT模块、192位数据模减模块、64位乘法器模块、128位数据模减模块以及数据转置模块；全局控制模块控制整个系统；数据存储模块用于存储数据；读写地址生成模块生成读写存储地址和标签；旋转因子数据生成模块生成旋转因子数据；64K‑NTT模块对数据进行快速数论变换、取模、模乘和转置处理。本发明旨在于提升大整数乘法器的性能，加快计算速度，减少片上存储空间，并尽可能减少消耗的硬件平台的资源。
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公开(公告)号：CN111753586A
公开(公告)日：2020-10-09
申请号：CN201910242457.6
申请日：2019-03-28
Applicant: 合肥工业大学
Abstract: 本发明提供一种疲劳驾驶监测装置及方法，所述疲劳驾驶监测装置包括，头部运动轨迹监测模块，用于获取驾驶员的头部运动轨迹数据；眼部状态监测模块，用于获取驾驶员的眼部数据；心率监测模块，用于获取驾驶员的心率数据；警示模块；以及处理器；其中，所述处理器接收驾驶员的所述头部运动轨迹数据、所述眼部数据及所述心率数据，并根据驾驶员的所述头部运动轨迹数据、所述眼部数据及所述心率数据融合判定驾驶员的疲劳程度，根据疲劳程度不同，使用所述警示模块对驾驶员进行不同程度的警示。本发明的疲劳驾驶监测装置及方法，不仅疲劳驾驶监测准确性高，而且监测到疲劳驾驶后可以进行有效的干预。
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公开(公告)号：CN109150731B
公开(公告)日：2020-09-18
申请号：CN201811094617.9
申请日：2018-09-19
Applicant: 合肥工业大学
IPC: H04L12/761 , H04L12/751 , H04L12/741 , H04L12/721 , H04L12/801
Abstract: 本发明公开了一种基于卷积神经网络的多播包连接电路及其路由方法，其特征是，多播包连接电路支持多行节点数据传输，扩大传输节点数量；多播包连接电路由输入单元、优先级控制器、地址解码器、仲裁器、输出单元和交叉开关组成，其中输入单元有五个端口：东、南、西、北和本地，输出单元有六个端口：东、南、西、北、本地1和本地2。本发明优化和改善了包连接电路及其路由方法，对不同行的数据可以同时传输，从而提高数据的传输效率，同时它产生两个用于输入传输的数据流，在建立链路后执行数据传输，能避免死锁和拥塞。
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Patent Agency Ranking
公开(公告)号：CN111540138A
公开(公告)日：2020-08-14
申请号：CN202010325699.4
申请日：2020-04-23
Applicant: 合肥工业大学
Abstract: 本发明公开了一种自适应可移动还书箱，包括箱体机构和控制电路，该箱体机构是在壳体的内部通过底板划分为放书空间和升降空间，放书空间内有光敏传感器阵列，升降空间内有丝杆和剪式支架等构成，该控制电路由多路数据选择器、模数转换器、核心控制模块及步进电机构成。本发明能根据核心控制模块接收查询值自适应地配置模数转化器，在不同的光照条件、或者不同本数书籍放入的条件下，始终维持升降结构的下降高度为图书厚度，使顶部图书始上表面终处于同一水平面，从而能实现对箱体机构控制的自适应控制，从而能简化还书流程、提高还书效率。
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公开(公告)号：CN110807522A
公开(公告)日：2020-02-18
申请号：CN201911055499.5
申请日：2019-10-31
Applicant: 合肥工业大学
Abstract: 本发明公开了一种神经网路加速器的通用计算模块电路，是由m个通用计算模块PE组成，任意第i个通用计算模块PE是由RAM、2n个乘法器、加法器树、级联加法器、偏置加法器以及先入先出队列和ReLu激活函数模块组成，并利用单PE卷积配置、级联PE卷积配置、单PE全连接配置图和级联PE全连接配置来分别搭建不同的神经网络的计算电路。本发明能根据神经网络加速器的变量来配置通用计算电路，从而使搭建或修改神经网络更加简单、方便和快捷，缩短神经网络的推理时间，降低相关深入研究的硬件开发时间。
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公开(公告)号：CN110569970A
公开(公告)日：2019-12-13
申请号：CN201910866944.X
申请日：2019-09-12
Applicant: 合肥工业大学
Abstract: 本发明公开了一种应用于卷积神经网络中硬件加速器的数据传输方法，是通过动态随机存取存储器DDR3将数据流传输进入UI接口的读FIFO中，当FIFO中的输入数据剩余量到达阈值后，控制器通过片上网络将输入数据传输进入PE的存储中，PE中的计算模块将会根据计算过程读取存储中的数据量来进行计算，计算完成后，数据从计算结果缓存单元向编码模块传递并进行编码压缩，将数据发送进入UI接口中的写FIFO，最后传入动态随机存取存储器DDR3中。本发明能降低数据的存储以及读取功耗、数据的传输时间以及功耗、减少计算量、在降低计算功耗同时提高计算单元利用率并且减少存储空间的消耗。
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公开(公告)号：CN110532510A
公开(公告)日：2019-12-03
申请号：CN201910841085.9
申请日：2019-09-06
Applicant: 合肥工业大学
Abstract: 本发明提供了一种FFT旋转因子和校正因子的生成器，该生成器包括：控制模块、第一存储模块、第二存储模块和生成模块；控制模块分别与第一存储模块、第二存储模块和生成模块连接，控制模块用于连续不断产生每级蝶形运算所需的旋转因子和校正因子的子式存储地址；第一存储模块和第二存储模块分别与控制模块和生成模块连接，第一存储模块和第二存储模块分别将对应地址的中预存储的旋转因子和校正因子的子式发送至生成模块；生成模块生成旋转因子和校正因子。本发明保留预存储旋转因子方法的优点，对生成器的计算性能要求较低，易于实现，通过压缩算法，压缩过大的存储空间。同时，本发明还能够利用预存储的子式不断输出校正因子。
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公开(公告)号：CN110519603A
公开(公告)日：2019-11-29
申请号：CN201910833659.8
申请日：2019-09-04
Applicant: 合肥工业大学
IPC: H04N19/42 , H04N19/182 , H04N19/85
Abstract: 本发明公开了一种实时视频缩放的硬件电路及其缩放方法，该硬件电路包括：复位编码模块、水平预缩放模块、垂直缩放模块和复位解码模块；复位编码模块对摄像头输入的像素点进行编码；水平预缩放模块在对像素点进行水平方向上的预缩放；垂直缩放模块对预缩放的像素点进行垂直方向上的缩放；复位编码模块对垂直缩放后的像素点进行解码，恢复到摄像头输入的编码格式。本发明能绕开存储设备的读取/写入时间造成的性能瓶颈，从而提升视频缩放的处理速度、减少存储资源的面积开销，以达到实时同步处理。
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