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    流水线安排的处理器方法和电路
    81.
    发明授权
    流水线安排的处理器方法和电路 有权

    公开(公告)号：CN100356319C

    公开(公告)日：2007-12-19

    申请号：CN200380106996.4

    申请日：2003-10-30

    申请人： 模拟装置公司

    发明人： 艾比希吉特·吉丽

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3851 ,  G06F9/325 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3867

    摘要： 一种在深度，p流水线执行单元中运行指令流的方法，包括加载指令流，探测在加载后的指令流中的指令的迭代；在流水线中交叉指令实例的p流；探测迭代交叉的结束；和在所有的程序化迭代结束后连接由p流得到的结果。一种计算电路包括可以储存操作数和迭代操作结果的数值表现的寄存器；多路器具有被连接的接收寄存器的操作数的第一输入，被连接到迭代操作的独立数值源上的第二输入，和输出，和具有被连接的接收来自多路器的输出数值的输入的操作电路，和连接的将结果返回寄存器上的输出。

    重新排序装置
    82.
    发明公开
    重新排序装置 失效

    公开(公告)号：CN101030133A

    公开(公告)日：2007-09-05

    申请号：CN200610101506.7

    申请日：2006-07-11

    申请人： 富士通株式会社

    发明人： 高桥卓尔 ,  藏本昌宏

    IPC分类号： G06F5/06

    CPC分类号： G06F9/3836 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

    摘要： 本发明提供一种重新排序装置。其中存储器装置存储多个待处理的输入项。矩阵信息的行号对应于存储器装置中的存储位置，而列号对应于输入项顺序中的顺位，并且对应于存储位置以及存储于此存储位置的输入项的顺位的每个矩阵信息元素都具有预定值。进行第一矢量信息和矩阵信息的每列之间的运算，并产生第二矢量信息，所述第一矢量信息指示可处理输入项的存储位置，所述第二矢量信息指示可处理输入项的顺位。然后，从第二矢量信息指示的可处理输入项的顺位中选择一个待处理的顺位，获得对应于所选择顺位的列中具有预定值的元素，并处理对应于该元素的存储位置中的输入项。

    用于进行寄存器重命名的处理器的方法
    83.
    发明授权
    用于进行寄存器重命名的处理器的方法 失效

    公开(公告)号：CN1318960C

    公开(公告)日：2007-05-30

    申请号：CN200410070458.0

    申请日：2004-08-02

    申请人： 英特尔公司

    发明人： 杰弗里·P·鲁佩莱二世 ,  爱德华·A·布雷克尔鲍姆 ,  布赖恩·P·布莱克

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3836 ,  G06F9/30036 ,  G06F9/30072 ,  G06F9/30094 ,  G06F9/30112 ,  G06F9/384

    摘要： 提供了用于例如判定寄存器(108)的允许变长度位访问的具有多位字段的寄存器的重命名的装置和方法。重命名逻辑(114)支持用于对寄存器位的局部位访问和成块位访问二者的重命名。重命名逻辑(114)使用与要被重命名的逻辑寄存器相关联的重命名映射表(102)，还包括多个物理重命名寄存器(104，106)。物理重命名寄存器包括一组要被用于对局部位的写进行重命名的瘦物理重命名寄存器(104)。物理重命名寄存器还包括一组要被用于对成块位的写进行重命名的胖物理重命名寄存器(106)。还可以使用另外大小的物理重命名寄存器。单个物理重命名映射表(102)的条目可以指向胖物理重命名寄存器或瘦物理重命名寄存器。

    超标量处理器内的指令发出控制
    89.
    发明公开
    超标量处理器内的指令发出控制 有权 转让

    公开(公告)号：CN1869920A

    公开(公告)日：2006-11-29

    申请号：CN200610092423.6

    申请日：2006-05-25

    申请人： ARM有限公司

    发明人： D·J·威廉逊 ,  G·A·哈里斯 ,  S·J·希尔

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3836 ,  G06F9/3828

    摘要： 一种数据处理系统包括多条执行流水线，每条执行流水线具有多个执行阶段(E1、E2、E3)，该数据处理系统可具有被一起并行发出的指令，尽管它们之间有数据相依性，其条件是：检测到较旧指令的结果操作数值将在一个请求该结果操作数值作为较新指令的输入操作数的执行阶段之前的执行阶段生成，且因此所述操作数值能够在执行流水线之间交叉发送来解决数据相依性。

    采用ILP和TLP的可重构处理器阵列
    90.
    发明公开
    采用ILP和TLP的可重构处理器阵列 失效

    公开(公告)号：CN1833222A

    公开(公告)日：2006-09-13

    申请号：CN200480009994.8

    申请日：2004-04-08

    申请人： 皇家飞利浦电子股份有限公司

    发明人： B·德奥里维拉卡斯特鲁普佩

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3851 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3828 ,  G06F9/3836 ,  G06F9/3853 ,  G06F9/3885 ,  G06F9/3891

    摘要： 根据本发明的一种处理系统包括多个处理单元，并且所述多个处理单元包括第一组处理单元和至少第二组处理单元。第一组的每一处理单元包括寄存器文件和至少一个指令发射槽，并且指令发射槽包括至少一个功能单元。该类型的处理单元专用于执行不具有或具有非常低程度的指令级并行的线程。第二组的每一处理单元包括寄存器文件和多个指令发射槽，并且每一指令发射槽包括至少一个功能单元。该类型的处理单元专用于执行具有很大程度的指令级并行的线程。设置所有的处理单元以执行在公共线程控制下的指令。所述处理系统进一步包括被设置用于处理单元之间通信的通信装置。这样，处理系统能够在应用程序中采用线程级并行和指令级并行，或采用它们的组合。