公开(公告)号：CN110417382B

公开(公告)日：2023-11-24

申请号：CN201810946581.6

申请日：2018-08-20

申请人： 艾尔默斯半导体股份公司

发明人： A·施密特

IPC分类号： H03K5/01 ,  H03K23/40

摘要： 本发明涉及一种用于对串行接口发射信号进行信号整形以形成输出信号的设备以及相应的方法。当增量/减量计数器处于其输出状态中且在发射信号上没有出现边沿时，增量/减量计数器不计数。当在发射信号上出现边沿时，增量/减量计数器以第一步幅与时钟同步地计数。当在发射信号上已经出现边沿且规定时间的一半还没有过去时，增量/减量计数器以第一步幅与时钟同步地计数。当在发射信号上已经出现边沿且规定时间的一半已经过去时，增量/减量计数器以第二步幅与时钟同步地计数。当增量/减量计数器的计数器读数在计数过程期间等于输出计数器值或与输出计数器值相交时，增量/减量计数器结束计数过程。积分器对计数器读数求积分并且产生输出信号。

公开(公告)号：CN116455365A

公开(公告)日：2023-07-18

申请号：CN202310442512.2

申请日：2023-04-21

申请人： 珠海极海半导体有限公司

发明人： 张虚谷 ,  张剑云 ,  黄凯 ,  郭菁 ,  夏政委 ,  曾豪

IPC分类号： H03K5/19 ,  H03K23/40

摘要： 本申请实施例提供一种捕获电路、微处理芯片及设备，包括：第一计数支路，用于获取同步信号，对采样时钟信号进行计数得到计数信息，在检测到沿信号时，存储计数信息；第二计数支路的第一输入端与第一计数支路的第一输出端连接，第二计数支路，用于对沿信号进行时间捕获，得到时间信息；编码模块的输入端与第二计数支路的第一输出端连接，第一输出端与数据处理模块的控制端连接；编码模块，用于在时间捕获时输出第一使能信号；数据处理模块的第一输入端与第一计数支路的第二输出端连接，第二输入端与第二计数支路的第二输出端连接；数据处理模块，用于在接收到第一使能信号时，获取对采样时钟信号的计数信息，并获取捕获的所述时间信息。

公开(公告)号：CN115473523A

公开(公告)日：2022-12-13

申请号：CN202111620106.8

申请日：2021-12-28

申请人： 苏州洪芯集成电路有限公司

发明人： 张旭 ,  娄霞

IPC分类号： H03K23/40

摘要： 本发明公开了一种多位宽计数器信号跨时钟同步电路及方法，包括以下步骤：（1）在慢时钟域CLK1通过移位寄存器的方式产生四个有时间差的四分频时钟信号；（2）将四个四分频时钟信号和计数使能信号都打3拍流水，得到同步后的分频时钟信号以及打拍后的使能信号；（3）将两个同步后的分频时钟信号中每一位对应，分别进行逻辑处理，产生四个计数使能信号；（4）当打拍后的使能信号为高且计数使能信号任意一位为高时，使快时钟域的计数器+1，即可得到同步后的计数器信号。本发明适用范围在于从任意慢时钟域到快时钟域、任意相位关系，避免亚稳态现象产生，保证了数据同步的正确性，提高了系统运行的稳定性。

公开(公告)号：CN115189691A

公开(公告)日：2022-10-14

申请号：CN202210897992.7

申请日：2022-07-28

申请人： 普源精电科技股份有限公司

发明人： 严波 ,  方超敏 ,  王悦

IPC分类号： H03K23/40

摘要： 本申请实施例提供一种计数器，包括：计数模块，包括多个级联的子计数器和连接在多个子计数器中至少两个相邻的子计数器之间的延迟单元；其中，子计数器用于对时钟脉冲的个数进行计数以输出计数输出信号和进位输出信号；延迟单元用于接收至少两个子计数器中前一级子计数器的进位输出信号，并将接收到的进位输出信号进行延迟后输出至后一级子计数器；数据对齐模块，用于接收多个子计数器的计数输出信号，并按照与延迟单元导致的延迟时间对应的关系将接收到的属于同一个计数周期的多个计数输出信号进行数据对齐，以输出计数结果。如此，在保证计数准确性的前提下，提升了计数器的运行速度，有利于实现更高位数的计数器。

公开(公告)号：CN113688081A

公开(公告)日：2021-11-23

申请号：CN202110760235.0

申请日：2021-07-06

申请人： 平头哥(上海)半导体技术有限公司

发明人： 王彤 ,  江鹏 ,  李一帆 ,  蒲宇 ,  王洁 ,  寇博华

IPC分类号： G06F13/42 ,  H03K23/40

摘要： 本发明提供一种时钟电路、计算装置和片上系统。该电路包括：时钟控制单元，用于产生控制信号；第一时钟源电路和第二时钟源电路，分别用于产生第一源时钟信号和第二源时钟信号；第一组分频器，包括多个具有不同分频因数的分频器，分别用于将第一源时钟信号进行相应分频，并输出多个第一分频时钟信号；第二组分频器，包括多个具有不同分频因数的分频器，分别用于将第二源时钟信号进行相应分频，并输出多个第二分频时钟信号；第一选择单元，用于从多个第一分频时钟信号中选择之一输出；第二选择单元，用于从多个第二分频时钟信号中选择之一输出；第三选择单元，用于从第一选择单元的输出以及第二选择单元的输出中选择之一进行输出。该电路能实现逐步升频。

公开(公告)号：CN112787659A

公开(公告)日：2021-05-11

申请号：CN202011611399.9

申请日：2020-12-30

申请人： 瑞声科技(南京)有限公司 ,  瑞声声学科技(深圳)有限公司

发明人： 余振兴 ,  孙小鹏 ,  郑浩 ,  石灿 ,  王超

IPC分类号： H03K23/40

摘要： 本发明实施例提供了一种新型全差分注入锁定三分频器电路，包括：第一差分输入端、第二差分输入端、第三差分输入端、变压器、第一晶体管器件、第二晶体管器件，构成交叉耦合对的第三晶体管器件以及第四晶体管器件，第一差分输出端；所述变压器的主线圈两个端口与所述第一差分输入端相连，所述变压器的次线圈两个端口与所述第一晶体管器件的源极以及所述第二晶体管器件的源极相连；所述第一晶体管器件的栅极与所述第三晶体管器件的栅极通过串联电阻相连，所述第二晶体管器件的栅极与所述第四晶体管器件的栅极通过串联电阻相连，所述第三晶体管以及第四晶体管器件的漏极与所述第一差分输出端相连，该三分频器电路可提高分频带宽和灵敏度。

公开(公告)号：CN112564693A

公开(公告)日：2021-03-26

申请号：CN202011500144.5

申请日：2020-12-18

申请人： 北京自动化控制设备研究所

发明人： 葛飞 ,  王宁 ,  贾明福 ,  张伟彬 ,  李晓庆 ,  吴英攀 ,  高凯

IPC分类号： H03K23/40

摘要： 本发明提供了一种自适应守时授时方法，采用两个计数器分别对滤波后的外部输入信号和本地信号进行计数，以修正本地信号的周期和相位，使本地信号对齐滤波后的外部输入信号，同时还消除了外部输入信号异常情况对本地信号的影响。本发明的方法利用已有的硬件电路资源即可实现，不必增加额外的复杂器件，也不影响其他功能，安全可靠且具备很好的通用性和实用性。本发明的方法已经过实际产品验证，可以实现守时和授时功能，且在首次同步守时或者外部输入信号异常的情况下，不会引起本地信号的跳变、抖动等异常情况。

公开(公告)号：CN110120810A

公开(公告)日：2019-08-13

申请号：CN201810115800.6

申请日：2018-02-06

申请人： 长沙泰科阳微电子有限公司

发明人： 李志刚

IPC分类号： H03K23/40

摘要： 本发明公开了一种同步计数器，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q0、状态输出端Q1、状态输出端Q2和状态输出端Q3、触发器DFF1、触发器DFF2、触发器DFF3、触发器DFF4、触发器DFF5、二输入与非门ND1、二输入或非门NR1、二输入与非门ND2、二输入或非门NR2、二输入与非门ND3、二输入或非门NR3和非门INV1，其中，触发器DFF1、触发器DFF2、触发器DFF4的输入端和输出端分别包括输入端EN1和输入端T1以及输出端Q1和输出端QN1，触发器DFF3和触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T2以及输出端Q2和输出端QN2，输入端COUNTER ENABLE分别与触发器DFF1的输入端EN1、二输入与非门ND1的输入端以及触发器DFF2的输入端EN1连接。

公开(公告)号：CN106059570B

公开(公告)日：2018-07-17

申请号：CN201610556562.3

申请日：2016-07-15

申请人： 湘潭大学

发明人： 王永才 ,  李志军

IPC分类号： H03K23/40 ,  H03K21/00

摘要： 本发明公开了一种多路不相干脉冲合并计数系统及方法，包括n个级联的两路不相干脉冲合并电路和一个计数器；n为整数，且n≥2；每一个两路不相干脉冲合并电路用于实现输入的两路不相干脉冲分时合并；级联方式为：第1路脉冲和第2路脉冲输入第1个两路不相干脉冲合并电路，输出分时合并脉冲Uo1；第i‑1个两路不相干脉冲合并电路输出的分时合并脉冲Uo(i‑1)和第i+1路脉冲输入第i个两路不相干脉冲合并电路，输出分时合并脉冲Uoi；i＝2，3，…，n；第n个两路不相干脉冲合并电路输出的分时合并脉冲Uon输入计数器时钟端。本发明电路简单，成本低廉，可靠性高，很好地解决了多路不相干脉冲的合并计数问题。

公开(公告)号：CN106953630A

公开(公告)日：2017-07-14

申请号：CN201710157460.9

申请日：2017-03-16

申请人： 中国科学院武汉物理与数学研究所

发明人： 陈义和 ,  汪漫 ,  佘磊 ,  柳浩 ,  李交美

IPC分类号： H03K23/40

CPC分类号： H03K23/40

摘要： 本发明公开了一种用于汞离子微波频标的高速脉冲信号计数装置及其方法，涉及汞离子微波频标信号检测领域。本计数装置是：LVDS接收电路（10）、上升沿检测电路（20）、计数电路（30）和控制电路（40）依次连接；LVDS接收电路10）分别与上升沿检测电路（20）、计数电路（30）和控制电路（40）连接。本发明主要电路在FPGA中实现，功能实现方式灵活；采用了LVDS接收电路，可以降低装置的工作时钟，减小FPGA时序设计的要求，降低设计难度，能够提高脉冲分辨率；具有集成度高和体积小的优点；用于汞离子微波频标信号检测领域，很容易推广到基于单光子计数的微弱信号检测领域。