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公开(公告)号：CN118779011A
公开(公告)日：2024-10-15
申请号：CN202411266469.X
申请日：2024-09-11
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明公开了数据归一化RISC‑V指令集扩展方法及硬件加速装置。NORM指令通过硬件层面直接高效地实现数据归一化，避免了基础指令序列的低效。扩展指令计算装置包含比较器、迭代模块、MAX/MIN模块及运算单元，利用硬件加速完成归一化公式的计算。迭代模块通过极值寄存器简化计算过程。该发明显著提升了数据计算效率，降低了代码复杂度、功耗和内存开销，并增强了指令集的通用性。最终，该扩展指令计算装置被集成到RISC‑V处理器核心中，实现了高效的数据归一化加速。
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公开(公告)号：CN118709622A
公开(公告)日：2024-09-27
申请号：CN202411179526.0
申请日：2024-08-27
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/347 , G06F30/343 , G06F30/3312 , G06F115/10
摘要： 公开一种增量式提高FPGA时序性能的方法及装置，本发明首先调用时序分析获取时间裕度最小的连接集合C，然后对连接集合C中的每条连接c，首先执行增量装箱将c起点的BLE移动到c终点BLE所在的CLB，再增量装箱将c终点的BLE移动到c起点BLE所在的CLB；如果2次增量装箱中有一次是可行的，并且使得建立时间裕度最小值变好或者时间裕度最小的连接数量变少，则保持增量装箱的结果，更新连接集合C，并转入下一轮优化中；否则，还原增量装箱之前的结果，并转入集中C中下一条连接的优化中；因此本发明能够不修改原代码就实现时序收敛，提高时序性能，计算速度快，计算值准确。
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公开(公告)号：CN118708525A
公开(公告)日：2024-09-27
申请号：CN202411162198.3
申请日：2024-08-23
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： AXI总线的乱序传输与超前传输控制装置及方法，能够跟踪管理AXI总线中尚未完成的事务数量，维护并管理多个超前传输事务和乱序传输事务，以支持并行执行多个操作，提升数据传输效率，不仅提高片上系统的数据处理效率和性能，还优化片上系统的整体响应时间和资源利用率，使得片上系统能够更加高效地处理大规模数据和复杂计算任务，从而满足了现代应用对于高性能和高效率的需求。通过生成构造块为每个不同ID的事务生成一个线程，每个线程设置计数器、ID寄存器以及一系列控制信号；当主设备发送新的AXI请求时，如果现有的线程的ID与新的AXI请求的ID匹配，则更新相应线程的状态和计数器，再通过地址译码和匹配逻辑确定其目的地。
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公开(公告)号：CN117574820B
公开(公告)日：2024-09-17
申请号：CN202410051494.X
申请日：2024-01-15
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/3315
摘要： 本发明提供了一种增量时序分析方法，基于电路的时序图、电路网表和延时变化连接路径的集合进行分析，该方法包括：对所述时序图进行切片，确定所述时序图子图点集；计算所述子图点集内各节点的最大到达时间和最小要求时间；根据所述最大到达时间和最小要求时间计算连接路径的时序裕度以及关键度。在时序图上某些边的延时发生变化时，不需要调用全图的时序分析过程，只需要根据延时变化的边，对所述时序图子图进行遍历和分析，减少了时序分析的时间，从而快速地获取最新的时序分析结果，提高了工作效率，能够更好的应用于大规模电路。
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公开(公告)号：CN118538263A
公开(公告)日：2024-08-23
申请号：CN202411003182.8
申请日：2024-07-25
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G11C11/419 , G11C11/412 , G11C7/22
摘要： 本发明提供了一种对FPGA BRAM读写冲突的时序控制方法及电路，在读写冲突时，使用两个时序电路用于产生工作时序，初始时钟作用在第一时序电路上，由第一时序电路产生读操作时序，在第一时序电路读操作完成后，控制第二时序电路产生写操作时序，从而达到使用一条时序路径来控制读写，避免读写冲突导致的竞争，提高BRAM的访存效率。
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公开(公告)号：CN118502822A
公开(公告)日：2024-08-16
申请号：CN202410979417.0
申请日：2024-07-22
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供一种RISC‑V指令加速运算方法，包括：依据所需要完成的运算类型选择指令格式中指令类型作为自定义的指令类型，并根据所选的指令类型进行自定义指令编码；根据自定义指令编码及所实现的功能，对RISC‑V处理器核的流水线寄存器传输级进行修改，同时建立自定义指令与RISC‑V处理器的数据通路；根据自定义指令编码，通过编译器生成自定义指令的汇编指令格式；RISC‑V处理器核的译码级接收所述编译器生成的自定义指令，并生成相应的控制信号，所述控制信号用于控制所述RISC‑V处理器核的执行级对自定义指令进行计算并将结果输出至目的寄存器中，完成计算过程。
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公开(公告)号：CN118409797A
公开(公告)日：2024-07-30
申请号：CN202410850410.9
申请日：2024-06-28
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明提供一种基于FPGA的指令加速装置，包括用总线进行信号传输的RISC‑V软核与DDR内存，连接至总线的总线控制单元，所述总线控制单元采集RISC‑V软核发出的RISC‑V指令；指令命中检测单元，接收总线控制单元传输的所述RISC‑V指令，并将所述RISC‑V指令访问地址与代码电路映射表中的指令地址进行检索匹配；通道切换单元，根据所述RISC‑V指令访问地址命中代码电路映射表中的指令地址情况，选择打开FPGA电路计算通道或者RISC‑V软核CPU计算通道。该技术方案的有益效果在于，在不更改原有的RISC‑V指令集的基础上，可以实现特有的计算需求。
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公开(公告)号：CN118092853B
公开(公告)日：2024-07-19
申请号：CN202410510687.7
申请日：2024-04-26
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F7/483
摘要： 本发明提供了基于RISC‑V浮点超越函数指令集扩展方法及装置，该装置包括：基于RISC‑V架构的处理器；所述处理器包括程序计数器、译码模块、多个执行单元、加载存储模块、寄存器堆、指令存储器和数据存储器；多个执行单元包括CORDIC单元和FPU单元；多个执行单元接收译码模块发送的指令控制信号，以执行超越函数的CORDIC浮点运算；CORDIC单元采用并行的浮点融合乘加、浮点加法、浮点乘法电路迭代结构；采用2行并行的浮点乘法电路缩放结构。本方案压缩了超越函数计算的指令数量，提高了编译速度，采用IEEE‑754标准的浮点数据格式，计算精度高，计算范围大。
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公开(公告)号：CN118232904A
公开(公告)日：2024-06-21
申请号：CN202410642190.0
申请日：2024-05-23
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： H03K19/003 , H03K19/0185
摘要： 利用低压器件实现耐高压的输入缓冲器及工作方法，能够在高压环境中保证晶体管工作在安全的电压范围内，避免传统设计翻转点静态固定造成逻辑判断错误，提供良好的噪声裕度，有效地消除信号抖动，提高系统稳定性。堆叠单元通过堆叠原理降低晶体管的源漏电压；第一级电压钳位单元对堆叠单元的每个晶体管分别进行电压钳位，限制电压处在安全范围内；栅源电压调节单元对晶体管偏置，提高栅源电压；通过调整尺寸来调节第一级电路的迟滞电压；逻辑比较结果输入至电平转换电路，第二级电压钳位单元将高电平信号转换为芯片电压下的内部信号，使能控制单元在电路关断时利用使能信号阻止外部扰动对内部电路的影响，关断控制单元在电平转换期间关闭漏电通道。
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