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公开(公告)号：CN105453435B
公开(公告)日：2020-05-05
申请号：CN201480001177.1
申请日：2014-04-01
申请人： 京微雅格(北京)科技有限公司
发明人： 麦日锋
IPC分类号： H03K19/0175 , H03H11/28
摘要： 本发明公开了一种集成电路芯片及其阻抗校准方法，包括至少一个单端结构电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，多个并联的PMOS管通过第一节点和多个并联的NMOS管串联，第一节点提供信号输出；该芯片在进行阻抗校准后，确定第一阻抗校准代码和第二阻抗校准代码，并根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端结构的驱动电路；上述第一参考电压配置为电源电压VDD的四分之三，第二参考电压配置为电源电压VDD的四分之一。本发明结构简单，可同时适用于单端信号输出和差分信号输出，以及适用于宽范围的电源电压。
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公开(公告)号：CN105989197B
公开(公告)日：2019-06-11
申请号：CN201510044140.3
申请日：2015-01-28
申请人： 京微雅格(北京)科技有限公司
IPC分类号： G06F17/50
摘要： 本发明实施例公开一种基于SAT算法的时钟树布线方法，该方法包括：从用户设计中获取时钟线、复位线和使能线，并保存该时钟线、该复位线和该使能线的约束；从芯片模型中获取第一时钟树网络图，并保存该第一时钟网络图中的节点和该第一时钟树网络图包括的多路选择器约束、多路选择器间配置约束和多路选择器间连接关系约束；根据该时钟线、该复位线和该使能线的约束以及该第一时钟树网络图包括的约束，生成WFF格式的子句；对该子句调用可满足性SAT算法，得到满足该约束的至少一个解；将该至少一个解中的任一解对应的数学解标记到该时钟线、该复位线和该使能线上，从而完成时钟树的布线。
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公开(公告)号：CN105830159B
公开(公告)日：2019-04-09
申请号：CN201480013538.4
申请日：2014-11-27
申请人： 京微雅格(北京)科技有限公司
IPC分类号： G11C7/10
摘要： 本发明涉及一种块存储器配置结构和配置方法。所述块存储器配置结构包括：第一端口，第二端口，ECC模块，FIFO模块；第一端口的读宽度和写宽度为不同值；第二端口的读宽度和写宽度为不同值；第一端口的读宽度和第二端口的读宽度为不同值，第一端口的写宽度和第二端口的写宽度为不同值；ECC模块，包括ECC编码器和ECC解码器；FIFO模块，用于对第一时钟使能端和第二时钟使能端进行设置，使得块存储器的读时钟和写时钟同步或读时钟和写时钟异步。本发明实施例提供的块存储器配置结构和配置方法，使得块存储器的读宽度和写宽度可以独立配置，块存储器内置ECC功能和FIFO功能，且不需要消耗额外的逻辑资源即可级联为存储空间更大的块存储器。
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公开(公告)号：CN105991016B
公开(公告)日：2019-03-08
申请号：CN201510051703.1
申请日：2015-01-30
申请人： 京微雅格(北京)科技有限公司
IPC分类号： H02M1/36
摘要： 本发明涉及一种芯片内部专用模块的电源切换开关装置和芯片，所述装置包括：电源开关和隔离单元；所述电源开关接收控制信号，根据所述控制信号接通或断开向芯片内部专用模块的电源输入；所述隔离单元根据所述控制信号，在所述电源开关接通向芯片内部专用模块的电源输入时，将所述芯片内部专用模块的输出信号进行输出，并在所述电源开关断开向芯片内部专用模块的电源输入时，将所述芯片内部专用模块的输出信号处理为数字低电平输出。
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公开(公告)号：CN105874713B
公开(公告)日：2019-03-08
申请号：CN201480013544.X
申请日：2014-12-11
申请人： 京微雅格(北京)科技有限公司
IPC分类号： H03K19/177
摘要： 本发明涉及一种可扩展可配置的逻辑元件和FPGA器件，所述逻辑元件包括：多个逻辑区，每个逻辑区包括两个逻辑单元；每个逻辑单元包括七个输入端口、三个输出端口、一个加法进位输入端、一个加法进位输出端、一个六输入二输出的查找表、一个一比特全加器、第一寄存器和第二寄存器；其中，所述第一寄存器根据配置对所述查找表的第一输出端输出的信号或者所述全加器的进位信号进行存储；所述第二寄存器根据配置对所述查找表的第二输出端输出的信号或者所述全加器的输出信号进行存储；当前逻辑单元中的所述加法进位输出端，与所述当前逻辑单元的上一级逻辑单元中的所述加法进位输入端相连接，构成所述逻辑元件中的加法进位链。
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公开(公告)号：CN106133537B
公开(公告)日：2019-03-05
申请号：CN201480013747.9
申请日：2014-12-30
申请人： 京微雅格(北京)科技有限公司
IPC分类号： G01R31/317
摘要： 一种FPGA功能模块仿真验证方法及其系统，该方法包括：通过枚举各个FPGA功能模块全部的参数特征，产生全部的测试用例(101)；根据输入的待测FPGA功能模块类型和参数特征，产生匹配相应待测FPGA功能模块配置的仿真测试平台(102)；仿真测试平台根据输入的待测FPGA功能模块参数特征，随机生成测试激励和相应的期望输出，将期望输出与测试激励施加在待测FPGA功能模块对应的测试用例后的实际输出进行比较，根据比较结果输出待测FPGA功能模块的测试报告(103)。基于FPGA功能模块的全部参数特征信息获取全部的测试用例，大大提升了测试覆盖率。
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公开(公告)号：CN105278394B
公开(公告)日：2019-01-25
申请号：CN201410345098.4
申请日：2014-07-18
申请人： 京微雅格(北京)科技有限公司
IPC分类号： G05B19/042
摘要： 本发明涉及一种基于FPGA的并行配置电路及方法，所述电路包括配置控制模块、多个缓存模块和配置链组，所述配置链组包括多个配置链；所述配置控制模块与所述多个缓存模块中的每个缓存模块并行连接，所述每个缓存模块与所述配置链组中的每个配置链串行连接；所述配置控制模块在阈值时间内将数据信息发送给所述多个缓存模块中的每个缓存模块；所述每个缓存模块将接收到的所述数据信息发送给相应的所述配置链；所述配置链将所述数据信息进行配置。本发明的配置控制模块可以同时配置多个配置链，也可以根据需要对所需的配置链进行选择。
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公开(公告)号：CN105811971B
公开(公告)日：2018-11-06
申请号：CN201410836458.0
申请日：2014-12-29
申请人： 京微雅格(北京)科技有限公司
发明人： 郑保夏
IPC分类号： H03L7/26
摘要： 本发明涉及一种基于计数器的可变频时钟源和FPGA器件，包括：时钟发生器，用于产生第一脉冲信号；计数器模块，用于根据设定的计数阈值对第一脉冲信号进行计数，每当输入的第一脉冲信号的脉冲个数达到设定的计数阈值时，输出一个第二脉冲信号；信号翻转电路，用于根据第二脉冲信号的脉冲进行信号翻转，产生向可变时钟源驱动的时钟驱动电路输出的时钟信号，计数器模块还用于，接收时钟驱动电路发送的用于指示时钟驱动电路工作负荷的反馈信号，并根据反馈信号调整设定的计数阈值，从而改变第二脉冲信号的占空比，进而改变时钟信号的频率。
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公开(公告)号：CN105812841B
公开(公告)日：2018-07-13
申请号：CN201410856844.6
申请日：2014-12-31
申请人： 京微雅格(北京)科技有限公司
IPC分类号： H04N21/2383 , H04N21/426 , H04N5/38 , H04N5/44
摘要： 本发明实施例公开了一种CVBS信号压缩/解压缩方法、发射/接收机及系统，应用于视频信号处理技术领域。在一定的带宽内传输更多的视频信号，提高带宽利用率。主要包括：对量化后的CVBS信号进行检测，确定当前同步脉冲的前沿数据；将所述CVBS信号包含的数据按顺序压缩，包括：将用来指示同步脉冲的预设码字写入第一FIFO存储器；将通道量化值以及彩色负载波量化值直接写入第一FIFO存储器；将通过压缩表确定的彩色负载波与下一同步脉冲前沿数据之间的所有量化值对应的压缩值写入第一FIFO存储器；其中，所述压缩表用于存储量化值与压缩值之间的映射关系。
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公开(公告)号：CN104575508B
公开(公告)日：2018-07-13
申请号：CN201310481900.8
申请日：2013-10-15
申请人： 京微雅格(北京)科技有限公司
IPC分类号： G10L21/003
摘要： 本发明公开了一种音频信号变调的处理方法及其装置，该方法包括以下步骤：将音频信号分成多个等长度的数据帧；判断所述各等长度数据帧的声音音调；当所述声音音调为升调时，在数据帧中选择插入点，并插入相应数量的数据；或当所述声音音调为降调时，在数据帧中选择删除点，并删除相应数量的数据；该装置包括：划分模块、判断模块和处理模块。根据本发明，能够确保变调前后的音频信号播放时间等长。
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