公开(公告)号：CN113257677A

公开(公告)日：2021-08-13

申请号：CN202110547515.3

申请日：2021-05-19

申请人： 上海华虹宏力半导体制造有限公司

发明人： 汤志林 ,  车俐佳 ,  王卉 ,  付永琴 ,  曹子贵

IPC分类号： H01L21/336 ,  H01L29/788

摘要： 本发明提供了一种分栅快闪存储器的制造方法，包括提供一衬底；在所述衬底上形成浮栅层，所述浮栅层具有一开口，所述开口暴露出部分所述衬底；执行刻蚀工艺，以在所述开口内的所述衬底中形成凹槽；对所述凹槽进行圆角处理，形成圆角化的凹槽；在所述圆角化的凹槽内进行离子注入工艺，以在所述圆角化的凹槽内形成源区；在所述衬底上沉积源线材料层，所述源线材料层对准所述源区并填充所述圆角化的凹槽，以形成源线。在所述源线和源区接触的地方形成圆角化的凹槽，减小了沉积源线对所述源区造成的应力，也增大了所述源线和源区接触面积，从而解决由于所述源线与所述源区错位导致半导体器件漏电的问题，并且可以提升分栅快闪存储器的生产效率。

公开(公告)号：CN118226702A

公开(公告)日：2024-06-21

申请号：CN202410533799.4

申请日：2024-04-29

申请人： 上海华虹宏力半导体制造有限公司 ,  华虹半导体(无锡)有限公司

发明人： 车俐佳 ,  王卉 ,  张连宝 ,  苏步春

IPC分类号： G03F1/36 ,  G03F1/84 ,  G03F7/20

摘要： 本发明提供了一种光学临近校正方法、装置及计算机可读存储介质，应用于半导体制备技术领域。在本发明中先确定图案数据与目标制程工艺平台的制程尺寸是否匹配，若否则基于二者的差值N和本发明所提出的优化后的修正公式自动确定出校正过程中，位于有源阵列区内的浮栅图案的修正值，之后再以该修正值对位于有源阵列区内的浮栅图案进行修正，从而在不增加额外成本、不影响版图上的其他图案的情况下，让浮栅版图符合目标制程工艺平台的制程尺寸，如减小每一所述浮栅图案的宽度，进而增大了相邻存储单元之间的字线之间的间距，避免了由于相邻字线之间的间距太小而引起的器件IM失效，并且实现了多种不同应用场景的产品复用制程工艺平台的目的。

公开(公告)号：CN116075156A

公开(公告)日：2023-05-05

申请号：CN202211450518.6

申请日：2022-11-17

申请人： 上海华虹宏力半导体制造有限公司

发明人： 张连宝 ,  车俐佳 ,  王卉 ,  曹子贵

IPC分类号： H10B41/30 ,  H10B41/40

摘要： 本发明提出了一种半导体器件的形成方法，其在所提供的包括逻辑区的半导体衬底的表面上依次形成有耦合氧化层和浮栅层，对所述浮栅层和所述耦合氧化层采用CDE刻蚀机台进行先后两次刻蚀工艺，使耦合氧化层在两次刻蚀后都能保留预设厚度。由于本发明采用的CDE刻蚀机台对形成浮栅层的多晶硅和形成耦合氧化层的氧化硅具有较高的选择比，因此，在对浮栅层的多晶硅进行第一次刻蚀时，不会对浮栅层下面的耦合氧化层造成刻蚀损伤，影响后续对耦合氧化层为达到第二预设厚度的第二次湿法刻蚀，从而在保持Non‑cell Chip的器件性能与embedded flash芯片中的逻辑器件性能match的同时，简化Non‑cell Chip芯片的半导体制造工艺，达到减低工艺成本的目的。