公开(公告)号：CN118231236A

公开(公告)日：2024-06-21

申请号：CN202410372476.1

申请日：2024-03-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 王卉 ,  曹子贵

IPC分类号： H01L21/28 ,  H01L29/423 ,  H10B41/35 ,  H10B41/70

摘要： 本发明提供了一种自对准叠栅结构及其制造方法，应用于半导体领域中。具体提出了一种新的叠栅结构，且该叠栅结构中的控制栅的形状为沿垂直方向增大面积后的侧墙状，而形成该特殊形状的控制栅的工艺为自对准刻蚀工艺，即在无需增加光刻工艺的情况下，通过各向异性的控制栅刻蚀方式形成，提高了制造方法的效率，降低了制造成本，并进一步缩小了闪存单元结构的面积和增强了增强闪存单元结构的编程能力。并且，可通过对所述控制栅层的厚度形成、及其后续进行的自对准刻蚀工艺的控制，实现对形成的侧墙状控制栅结构的形状进行有效控制，即简化了制造方法的步骤，降低了闪存产品的制造成本。

公开(公告)号：CN117979699A

公开(公告)日：2024-05-03

申请号：CN202410082817.1

申请日：2024-01-19

申请人： 上海华虹宏力半导体制造有限公司

发明人： 张连宝 ,  杨辉 ,  王卉 ,  曹子贵

IPC分类号： H10B41/47 ,  H10B41/44

摘要： 本发明提供了一种闪存器件及其制备方法，应用于半导体制备技术领域。与现有技术相比，本发明的制备方法，通过在形成所述隔离层的时候，便将所述隔离层的厚度减薄，然后在将隔离层沉积后的刻蚀工艺与牺牲氧化层的沉积后的刻蚀工艺合并，即待所述隔离层、牺牲氧化层的膜层材料均形成后，再通过一步刻蚀工艺形成仅堆叠在开口中所暴露出的控制栅层的侧壁上隔离层和牺牲氧化层，从而实现通过减薄的隔离层，增大控制栅层和浮栅层的重合面积，提升控制栅层与浮栅层的耦合效率的目的，并通过刻蚀工艺合并实现省去一道刻蚀工艺，简化工艺流程，降低器件制造成本的目的。

公开(公告)号：CN112331579B

公开(公告)日：2023-11-24

申请号：CN202011272756.3

申请日：2020-11-12

申请人： 上海华虹宏力半导体制造有限公司

发明人： 孙访策 ,  曹子贵

IPC分类号： H01L21/66 ,  G01R31/26 ,  G01R31/28

摘要： 本发明提供一种测试结构及测试方法，包括：在半导体衬底上形成栅极结构，所述栅极结构包括一栅极部以及与所述栅极部相连的一伪栅部；然后，以所述栅极结构为掩膜对第一有源区和第二有源区进行倾斜离子注入，形成位于所述第一有源区中的第一轻掺杂源漏区，以形成第一晶体管，以及形成位于所述第二有源区中的第二轻掺杂源漏区，以形成第二晶体管；并获取所述第一晶体管和所述第二晶体管的阈值电压；然后，比较所述第一晶体管的阈值电压与所述第二晶体管的阈值电压的大小，并根据比较结果确定所述栅极结构与所述第一有源区和所述二有源区之间的套准精度是否合格。

公开(公告)号：CN111668192B

公开(公告)日：2023-07-28

申请号：CN202010723943.2

申请日：2020-07-24

申请人： 上海华虹宏力半导体制造有限公司

发明人： 曹启鹏 ,  付博 ,  王卉 ,  曹子贵

IPC分类号： H01L23/544 ,  H01L21/66 ,  H10B41/00 ,  G01R31/26 ,  G01R27/26

摘要： 本发明提供了一种半导体器件的测试结构及其制备方法、测试方法。所述测试结构包括：半导体衬底，所述半导体衬底包括存储单元区、以及位于所述存储单元区一侧的位线结构区；隧穿介质层，覆盖所述位线结构区的所述半导体衬底表面，并延伸到所述存储单元区的部分表面上；浮栅层，位于所述隧穿介质层表面上；位线，位于所述位线结构区的浮栅层上，且底部与所述位线结构区的浮栅层电性接触。由于该测试结构中，位线结构区的位线和存储区的浮栅层直接相连，因此，存储单元区的浮栅层与衬底之间的寄生电容与所述位线与衬底之间的寄生电容相等，从而通过测量所述位线与衬底之间的寄生电容，就可以获得所述浮栅层与衬底之间的寄生电容。

公开(公告)号：CN116437666A

公开(公告)日：2023-07-14

申请号：CN202310470915.8

申请日：2023-04-27

申请人： 上海华虹宏力半导体制造有限公司

发明人： 曹子贵

IPC分类号： H10B41/30 ,  H10B41/27

摘要： 本发明提供了一种新型的闪存存储器及其制备方法，其选择栅极位于半导体衬底内的一第一沟槽中，而其擦除栅极则位于所述第一沟槽所对应的半导体衬底的表面上，从而让选择栅极和擦除栅极沿垂直于衬底表面的方向构成上下位结构，以实现在确保分栅闪存器件既能具有低操作电压、高可靠性的性能，同时还可以减小存储单元占用晶圆的面积，即适应尺寸逐渐缩小的小尺寸集成电路的。并且，由于本发明实施例中的分栅闪存器件中，其用于形成选择栅极的第一沟槽与起到器件隔离作用的器件隔离结构如STI结构，是分别形成在两个相互垂直的不同方向所对应的衬底内，进而更进一步的缩小了存储单元占用晶圆的面积，更好的满足尺寸逐渐缩小的小尺寸集成电路的设计要求。

公开(公告)号：CN116387162A

公开(公告)日：2023-07-04

申请号：CN202310091642.6

申请日：2023-01-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 卓明川 ,  陈宏 ,  顾文斌 ,  曹秀亮 ,  曹子贵

IPC分类号： H01L21/48 ,  H01L23/488

摘要： 本发明提供一种半导体器件及其制作方法，在形成钝化层之前，先在顶层金属层上形成由第一氧化层、氮化层及第二氧化层组成的顶层金属介质层，并通过平坦化工艺使顶层金属层的顶表面上的顶层金属介质层的厚度具有一定的均匀性，进而后续形成在顶层金属层顶表面的钝化层的分布均匀。相比现有技术，本发明在刻蚀钝化层和顶层金属介质层的过程中，刻蚀较为均匀，不会出现部分区域过刻蚀的情况，避免了过刻蚀损伤顶层金属层，进而避免等离子体损伤，并降低电弧放电损伤衬底的几率，提高器件的可靠性。

公开(公告)号：CN116209240A

公开(公告)日：2023-06-02

申请号：CN202310175624.6

申请日：2023-02-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 王卉 ,  曹子贵

IPC分类号： H10B10/00

摘要： 本发明提供了一种半导体结构及其制造方法，应用于半导体技术领域中。具体的，所述制造方法可以通过将形成在器件隔离结构顶面上的栅极材料层沿平行于半导体衬底的方向延伸覆盖在部分该器件结构隔离临近的部分半导体衬底表面的方式，使得后续形成在该器件结构结构顶面上的第二栅极结构两侧的侧墙介质层的底部完全覆盖在所述临近的有源区ACT上，即一定不会出现覆盖在第二栅极结构两侧的侧墙介质层堆积在器件隔离结构的凹陷缺口(此时STI凹陷缺口中填满了栅极材料层)中，进而造成在共享金属插塞CT的刻蚀工艺时，此处产生的含氮polymer(聚合物)较多会便会导致etchstop，并最终造成金属插塞开路(CTopen)等工艺的问题，最终实现了保证半导体结构良率的目的。

公开(公告)号：CN116153787A

公开(公告)日：2023-05-23

申请号：CN202211320118.3

申请日：2022-10-26

申请人： 上海华虹宏力半导体制造有限公司

发明人： 王卉 ,  曹子贵 ,  梁海林 ,  张连宝

IPC分类号： H01L21/336 ,  H01L29/792 ,  H10B43/30

摘要： 本发明提供了一种半导体器件及其制备方法，应用于半导体领域中。具体的，在本发明提供的半导体器件的制造方法中，其通过在形成L型介质层之前增加了去除初始氧化层的步骤，进而避免了由于在形成堆叠结构两侧的L型介质层之前，位于堆叠结构两侧的半导体衬底表面上的初始氧化物的存在，导致L型介质层在横向方向的沉积厚度(横臂厚度)大于其纵向方向的沉积厚度(竖臂厚度)引发的后续刻蚀形成L型介质层时横向过刻蚀严重，形成的介质层不均匀的问题。

公开(公告)号：CN116075156A

公开(公告)日：2023-05-05

申请号：CN202211450518.6

申请日：2022-11-17

申请人： 上海华虹宏力半导体制造有限公司

发明人： 张连宝 ,  车俐佳 ,  王卉 ,  曹子贵

IPC分类号： H10B41/30 ,  H10B41/40

摘要： 本发明提出了一种半导体器件的形成方法，其在所提供的包括逻辑区的半导体衬底的表面上依次形成有耦合氧化层和浮栅层，对所述浮栅层和所述耦合氧化层采用CDE刻蚀机台进行先后两次刻蚀工艺，使耦合氧化层在两次刻蚀后都能保留预设厚度。由于本发明采用的CDE刻蚀机台对形成浮栅层的多晶硅和形成耦合氧化层的氧化硅具有较高的选择比，因此，在对浮栅层的多晶硅进行第一次刻蚀时，不会对浮栅层下面的耦合氧化层造成刻蚀损伤，影响后续对耦合氧化层为达到第二预设厚度的第二次湿法刻蚀，从而在保持Non‑cell Chip的器件性能与embedded flash芯片中的逻辑器件性能match的同时，简化Non‑cell Chip芯片的半导体制造工艺，达到减低工艺成本的目的。

公开(公告)号：CN115835633A

公开(公告)日：2023-03-21

申请号：CN202211512258.0

申请日：2022-11-29

申请人： 上海华虹宏力半导体制造有限公司

发明人： 梁海林 ,  曹子贵 ,  张连宝 ,  王卉

IPC分类号： H10B41/30 ,  H01L21/28 ,  H01L29/423

摘要： 本发明提出了一种闪存半导体器件的形成方法，在所述半导体衬底的整个表面上依次形成有耦合氧化层和浮栅层，在所述浮栅层的表面上还形成有内部具有一开口的堆叠材料层和侧墙材料层，在所述开口的内壁上及侧墙材料层的表面上沉积预设厚度的浮栅氧化层，对所述浮栅氧化层进行APM清洗工艺，以均匀去除预设厚度的浮栅氧化层，对进行所述APM清洗工艺后所剩余的浮栅氧化层、浮栅层以及耦合氧化层进行干法刻蚀，形成浮栅尖端。本发明通过在热氧化工艺沉积浮栅氧化层后对浮栅氧化层进行APM清洗工艺降低了浮栅氧化层的厚度，使得形成的所述浮栅尖端所暴露出的长度控制在目标阈值范围内，最终增加浮栅的性能，进而改善闪存器件的读写干扰问题。