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公开(公告)号：CN118613057A
公开(公告)日：2024-09-06
申请号：CN202310247733.4
申请日：2023-03-15
申请人： 力晶积成电子制造股份有限公司
摘要： 本发明提供一种存储器装置，其包括基底、隧穿介电层、堆叠结构、字线结构、第一导电通孔以及第二导电通孔。基底包括阵列区以及邻接阵列区且在第一方向上彼此相对的第一连接区和第二连接区。隧穿介电层在基底的阵列区上。堆叠结构在隧穿介电层上且在第一方向上延伸。每个堆叠结构包括依序堆叠于隧穿介电层上的浮置栅极层、栅间介电层以及控制栅极层。字线结构在堆叠结构上且在第一方向上延伸。每个字线结构包括依序堆叠于控制栅极层上的过渡金属氧化物层、导体层以及顶盖层。第一导电通孔在第一连接区上且电连接至导体层。第二导电通孔在第二连接区上且电连接至控制栅极层。
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公开(公告)号：CN118574416A
公开(公告)日：2024-08-30
申请号：CN202410827642.2
申请日：2024-06-25
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请涉及非易失闪存器件的制造方法，该方法包括以下步骤：制作位于存储区的存储栅堆叠结构和位于外围区的外围栅极结构；通过第一光刻胶层在存储区的源区位置处定义源区掺杂窗口，存储栅堆叠结构靠近源区位置的部分从源区掺杂窗口外露；通过源区干法刻蚀去除硅衬底上方氧化层后进行掺杂离子注入，使得存储栅堆叠结构的控制栅多晶硅层顶层缺失形成尖头状；去除第一光刻胶层；向空隙中填充满底部抗反射涂层，底部抗反射涂层超过存储栅堆叠结构顶端和外围栅极结构的顶端；通过第二光刻胶在存储区位置处定义刻蚀窗口；通过干法刻蚀工艺刻蚀窗口位置处的底部抗反射涂层和控制栅多晶硅，去除控制栅多晶硅层的尖头状顶层。
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公开(公告)号：CN118139413A
公开(公告)日：2024-06-04
申请号：CN202410538489.1
申请日：2024-04-30
申请人： 北京超弦存储器研究院
摘要： 半导体器件及其制造方法、电子设备，半导体器件包括：分布于不同层的多个晶体管，垂直延伸的字线；晶体管包括沿第一方向延伸的半导体柱，半导体柱第一区、沟道区和第二区；半导体器件还包括间隔不同行的晶体管的沟槽，沟槽中设置有第一隔离层和第二隔离层，第一隔离层分布于字线背离沟道区一侧的侧壁；第一隔离层将沟槽间隔出第一孔和第二孔，第一隔离层、字线与衬底间存在横向孔；第一孔和第二孔通过横向孔连通，第二隔离层在第一孔、第二孔和横向孔中连续延伸。本实施例提供的方案，增大了字线和衬底之间的距离，减少漏电，且通过互相连通的第一孔、第二孔和横向孔，便于一次性刻蚀去除不同行的晶体管之间的字线，降低了工艺难度。
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公开(公告)号：CN118116911A
公开(公告)日：2024-05-31
申请号：CN202211530102.5
申请日：2022-11-30
IPC分类号： H01L23/544 , H01L21/66 , H10B41/40 , G11C29/56
摘要： 一种测试结构、晶圆结构及其形成方法和测试方法，所述测试结构中，所述第一测试插塞与所述测试浮栅层电连接，所述第二测试插塞贯穿所述介质层与所述第二区域的测试有源区电连接。因此通过所述第一测试插塞和所述第二测试插塞，能够分别实现对所述测试浮栅层和所述测试有源区的电连接，能够对所述测试浮栅层和所述测试有源区加载电压，从而通过所述测试氧化层实现对所述浮栅氧化层的可靠性测试。
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公开(公告)号：CN118019334A
公开(公告)日：2024-05-10
申请号：CN202310753960.4
申请日：2023-06-25
申请人： 爱思开海力士有限公司
IPC分类号： H10B41/20 , H10B41/40 , H10B43/20 , H10B43/40 , H01L23/528 , H01L21/768
摘要： 本申请涉及半导体装置和制造半导体装置的方法。一种半导体装置包括：栅极结构，其中导电层和绝缘层交替地层叠；接触插塞，其穿过栅极结构在绝缘层的层叠方向上延伸；第一间隔层，其各自位于导电层和接触插塞之间；以及第二间隔层，其各自位于接触插塞和第一间隔层之间。
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公开(公告)号：CN117641916A
公开(公告)日：2024-03-01
申请号：CN202311099375.3
申请日：2023-08-29
申请人： 三星电子株式会社
IPC分类号： H10B41/27 , H10B41/30 , H10B41/40 , H10B43/27 , H10B43/30 , H10B43/40 , H10B51/20 , H10B51/30 , H10B51/40 , H10B63/10 , H10B63/00
摘要： 示例实施方式提供半导体器件和包括该半导体器件的数据存储系统。该半导体器件可以包括第一结构、在第一结构上的第二结构以及穿过第一结构和第二结构的栅极接触插塞。第一结构可以包括：包括交替堆叠的第一栅极层和第一绝缘层的第一堆叠结构、穿过第一堆叠结构的至少第一部分的第一焊盘覆盖图案、以及穿过第一堆叠结构的至少第二部分并与第一焊盘覆盖图案间隔开的第一缓冲覆盖图案。第二结构可以包括：包括交替堆叠的第二栅极层和第二绝缘层的第二堆叠结构、以及穿过第二堆叠结构的至少一部分的第二焊盘覆盖图案。第一栅极层可以包括由第一焊盘覆盖图案覆盖的第一栅极焊盘。
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公开(公告)号：CN113410237B
公开(公告)日：2024-02-02
申请号：CN202110022353.1
申请日：2021-01-08
申请人： 铠侠股份有限公司
发明人： 渡边峰生
IPC分类号： H10B41/10 , H10B41/35 , H10B41/40 , H10B41/27 , H10B43/10 , H10B43/35 , H10B43/40 , H10B43/27
摘要： 实施方式提供一种容易解析的半导体存储装置。实施方式的半导体存储装置具备经贴合的第1芯片及第2芯片。第1芯片具备半导体衬底、及设置在半导体衬底上的多个晶体管。第2芯片具备连接于多个晶体管的存储单元阵列。存储单元阵列具备排列在第1方向的多个区块。第2芯片具备与一个或多个区块对应地设置且第1方向上的位置互不相同的多个第1图案，多个第1图案互不相同。
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公开(公告)号：CN109841630B
公开(公告)日：2024-02-02
申请号：CN201811284157.6
申请日：2018-10-29
申请人： 三星电子株式会社
摘要： 一种半导体存储器件包括堆叠结构，该堆叠结构包括垂直地堆叠在衬底上的多个层。所述多个层的每个包括顺序堆叠的第一电介质层、半导体层和第二电介质层、以及在第二电介质层中并在第一方向上延伸的第一导电线。该半导体存储器件还包括垂直地延伸穿过堆叠结构的第二导电线、以及在堆叠结构中并与第二导电线间隔开的电容器。半导体层包括在第一导电线与衬底之间在交叉第一方向的第二方向上延伸的半导体图案。第二导电线在沿第一方向彼此相邻的成对的半导体图案之间。每个半导体图案的一端电连接到电容器的第一电极。
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公开(公告)号：CN117395996A
公开(公告)日：2024-01-12
申请号：CN202311248372.1
申请日：2023-09-26
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/42 , H10B41/40 , H01L23/544
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种叠栅电容测试结构的制造方法和叠栅电容测试结构。其中，方法包括提供半导体基底层，所述半导体基底层上形成隧穿介质层和浮栅多晶硅层；在所述浮栅多晶硅层上依次形成叠栅间介质层和控制栅多晶硅层；刻蚀所述叠栅结构形成第一接触环槽；剩余叠栅结构中的控制栅多晶硅层包括被所述第一接触环槽包围的岛部和位于所述第一接触环槽外的环部；制作互连结构，所述互连结构包括多根浮栅互连线和多根控制栅互连线；所述浮栅互连线向下与所述浮栅多晶硅接触；所述控制栅互连线向下与所述控制栅多晶硅接触。其中，该结构是由上述方法制作而成。
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公开(公告)号：CN117295332A
公开(公告)日：2023-12-26
申请号：CN202310013783.6
申请日：2023-01-05
申请人： 铠侠股份有限公司
IPC分类号： H10B41/20 , H10B41/50 , H10B41/40 , H10B41/30 , H10B41/10 , H10B43/20 , H10B43/50 , H10B43/40 , H10B43/30 , H10B43/10
摘要： 根据一个实施例，一种半导体存储器装置包含：第一阶梯部分，其布置在堆叠方向上与板状部分重叠的位置处的阶梯区域中，其中多个导电层在第一方向上呈台阶状；及第二阶梯部分及第三阶梯部分，其布置在所述板状部分的第二方向上的两侧上的所述阶梯区域中，且具有某些结构，在所述结构中的每一者中，所述多个导电层呈台阶状，且所述结构相对于所述板状部分在所述第二方向上相互反向。多个第一插头取决于所述第一方向上的位置而相对于所述板状部分个别地布置在所述第二方向上的不同位置处，且多个第二插头相对于所述板状部分个别地布置在与所述多个第一插头的所述相应位置在所述第二方向上反向的位置处。
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