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公开(公告)号：CN118900567A
公开(公告)日：2024-11-05
申请号：CN202410464350.7
申请日：2024-04-17
申请人： 爱思开海力士有限公司
摘要： 本公开涉及半导体器件和半导体器件的制造方法。半导体器件可以包括：包括与多个第一绝缘层交替堆叠的多个第一导电层的第一栅极结构；包括与多个第二绝缘层交替堆叠的多个第二导电层的第二栅极结构；包括与多个第三绝缘层交替堆叠的第三导电层的第三栅极结构；以及穿过第三栅极结构和第二栅极结构延伸到第一栅极结构中的第一接触插塞，第一接触插塞连接到多个第一导电层中的第一第一导电层，并且第一接触插塞包括位于第二栅极结构与第三栅极结构之间的界面处的第一拐点部分。
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公开(公告)号：CN118785708A
公开(公告)日：2024-10-15
申请号：CN202311437929.6
申请日：2023-10-31
申请人： 爱思开海力士有限公司
摘要： 本公开涉及半导体器件及用于制造其的方法。一种用于制造半导体器件的方法，包括：在下部结构之上形成包括第一牺牲层结构、初步水平层和第二牺牲层结构的堆叠体；在所述堆叠体上形成主硬掩模层；在所述主硬掩模层上形成网状硬掩模图案；通过使用所述网状硬掩模图案作为刻蚀阻障来刻蚀所述主硬掩模层，形成主硬掩模图案；通过使用所述主硬掩模图案作为刻蚀阻障来刻蚀所述堆叠体，形成多个隔离开口；以及形成填充所述隔离开口的多个隔离层。
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公开(公告)号：CN114284282B
公开(公告)日：2024-10-15
申请号：CN202111417129.9
申请日：2021-11-25
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种单多晶EEPROM开关单元结构，属于微电子器件领域，包括p型Si衬底、浅槽隔离STI、栅氧化层、多晶层和衬垫。p型Si衬底上形成有高压p阱和n阱；若干个浅槽隔离STI将p型Si衬底的表面分成三部分区域：开关管区域、编程管区域和控制栅区域；编程管区域的表面通过n型离子掺杂形成有隧穿注入层；栅氧化层位于p型Si衬底的表面；多晶层淀积于栅氧化层的表面，多晶层覆盖开关管区域、编程管区域、控制栅区域以及浅槽隔离STI；衬垫位于多晶层的两侧，通过衬垫进行栅自对准工艺在p型Si衬底上形成有N+离子注入层和P+离子注入层。本发明可实现重复且精确的修调功能；具有修调灵活、修调成品率高、工艺成本低且易实现工艺移植等突出优点。
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公开(公告)号：CN113871353B
公开(公告)日：2024-10-15
申请号：CN202111128321.6
申请日：2021-09-26
申请人： 长鑫存储技术有限公司
发明人： 宛伟
IPC分类号： H01L21/8234 , H01L27/088 , H10B12/00 , H10B41/40 , H10B43/40
摘要： 本申请涉及一种半导体结构的制备方法及半导体结构，所述方法包括：提供包括沟槽的基底，于所述沟槽内形成栅极结构，所述栅极结构的顶面低于所述沟槽的顶面；形成第一刻蚀阻挡层，所述第一刻蚀阻挡层覆盖所述栅极结构的顶面、所述沟槽的部分侧壁及所述基底的上表面；于所述沟槽内第一刻蚀阻挡层的上表面形成覆盖绝缘层，所述覆盖绝缘层与位于所述沟槽侧壁上的所述第一刻蚀阻挡层之间形成间隙；至少于所述间隙的顶部形成封口层，以在所述覆盖绝缘层的两侧形成空气间隙。本申请利用覆盖绝缘层两侧的空气间隙可以隔离栅极两侧有源区，减小相邻栅极之间的耦合效应，提高制成半导体器件的电性能。
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公开(公告)号：CN118714848A
公开(公告)日：2024-09-27
申请号：CN202410781769.5
申请日：2024-06-17
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/42 , H10B41/40 , H10B41/30 , H01L21/8238
摘要： 本申请提供一种半导体器件及其制备方法，在制备方法中，在晶圆表面淀积整层浮栅材料层之后，仅去除非高压CMOS器件区的浮栅材料层，保留高压CMOS器件区的浮栅材料层，使得高压CMOS器件区的最终栅极为浮栅材料层和多晶硅材料层的叠加，增加了高压CMOS器件区栅极的厚度，可在不增加成本/不增加光罩的情况下，不打穿(损伤)栅极，又可以直接、有效地增加器件的LDD注入更大的能量，尤其是高压器件区的LDD注入更大的能量，形成更好的呈梯度变化的掺杂结，从而改善结的特性，保证先进制程中浮栅闪存工艺中高压CMOS器件区的BV不受影响，提高器件整体的BV(击穿电压)，提高器件的抗高压击穿性能，提高产品的竞争力。
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公开(公告)号：CN110970430B
公开(公告)日：2024-09-27
申请号：CN201910939969.8
申请日：2019-09-30
申请人： 瑞萨电子株式会社
发明人： 发田充弘
IPC分类号： H01L27/088 , H10B41/40 , H10B43/40
摘要： 本公开可以提供能够抑制布局面积增加的半导体器件。根据一个实施例，该半导体器件包括：晶体管，包括形成在半导体衬底的主表面部分中的漏极、形成在主表面部分中的源极以及用于控制漏极和源极之间的电流的栅极，漏极布线通过接触件连接至漏极；以及传输导线，设置在通过接触件连接至源极的源极布线之间，并与漏极、源极和栅极绝缘。
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公开(公告)号：CN118678672A
公开(公告)日：2024-09-20
申请号：CN202311433732.5
申请日：2023-10-30
申请人： 爱思开海力士有限公司
摘要： 提供了存储器装置及其制造方法以及计算机系统。该存储器装置包括：第一层叠结构，其包括交替地层叠的多个第一层间绝缘层和用于第一字线的多个导电层，以及第二层叠结构，其包括交替地层叠的多个第二层间绝缘层和用于第二字线的多个导电层；第一蚀刻停止层，其设置于第一层叠结构和第二层叠结构之间；以及多个第一字线接触件，其穿过第二层叠结构和第一蚀刻停止层而延伸至第一层叠结构的内部。
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公开(公告)号：CN118613057A
公开(公告)日：2024-09-06
申请号：CN202310247733.4
申请日：2023-03-15
申请人： 力晶积成电子制造股份有限公司
摘要： 本发明提供一种存储器装置，其包括基底、隧穿介电层、堆叠结构、字线结构、第一导电通孔以及第二导电通孔。基底包括阵列区以及邻接阵列区且在第一方向上彼此相对的第一连接区和第二连接区。隧穿介电层在基底的阵列区上。堆叠结构在隧穿介电层上且在第一方向上延伸。每个堆叠结构包括依序堆叠于隧穿介电层上的浮置栅极层、栅间介电层以及控制栅极层。字线结构在堆叠结构上且在第一方向上延伸。每个字线结构包括依序堆叠于控制栅极层上的过渡金属氧化物层、导体层以及顶盖层。第一导电通孔在第一连接区上且电连接至导体层。第二导电通孔在第二连接区上且电连接至控制栅极层。
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公开(公告)号：CN118574416A
公开(公告)日：2024-08-30
申请号：CN202410827642.2
申请日：2024-06-25
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请涉及非易失闪存器件的制造方法，该方法包括以下步骤：制作位于存储区的存储栅堆叠结构和位于外围区的外围栅极结构；通过第一光刻胶层在存储区的源区位置处定义源区掺杂窗口，存储栅堆叠结构靠近源区位置的部分从源区掺杂窗口外露；通过源区干法刻蚀去除硅衬底上方氧化层后进行掺杂离子注入，使得存储栅堆叠结构的控制栅多晶硅层顶层缺失形成尖头状；去除第一光刻胶层；向空隙中填充满底部抗反射涂层，底部抗反射涂层超过存储栅堆叠结构顶端和外围栅极结构的顶端；通过第二光刻胶在存储区位置处定义刻蚀窗口；通过干法刻蚀工艺刻蚀窗口位置处的底部抗反射涂层和控制栅多晶硅，去除控制栅多晶硅层的尖头状顶层。
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公开(公告)号：CN118139413A
公开(公告)日：2024-06-04
申请号：CN202410538489.1
申请日：2024-04-30
申请人： 北京超弦存储器研究院
摘要： 半导体器件及其制造方法、电子设备，半导体器件包括：分布于不同层的多个晶体管，垂直延伸的字线；晶体管包括沿第一方向延伸的半导体柱，半导体柱第一区、沟道区和第二区；半导体器件还包括间隔不同行的晶体管的沟槽，沟槽中设置有第一隔离层和第二隔离层，第一隔离层分布于字线背离沟道区一侧的侧壁；第一隔离层将沟槽间隔出第一孔和第二孔，第一隔离层、字线与衬底间存在横向孔；第一孔和第二孔通过横向孔连通，第二隔离层在第一孔、第二孔和横向孔中连续延伸。本实施例提供的方案，增大了字线和衬底之间的距离，减少漏电，且通过互相连通的第一孔、第二孔和横向孔，便于一次性刻蚀去除不同行的晶体管之间的字线，降低了工艺难度。
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