-
公开(公告)号：CN118689804A
公开(公告)日：2024-09-24
申请号：CN202410724191.X
申请日：2024-06-05
申请人： 上海安路信息科技股份有限公司
摘要： 本发明提供一种基于标准延迟单元的DDR读数据眼图训练系统、方法及介质，包括DDR训练控制模块和IO模块，DDR训练控制模块包括命令生成子模块、延迟控制子模块、读数据判断子模块；IO模块包括门控逻辑子模块、第一延迟子模块、第二延迟子模块和数据采样子模块；命令生成子模块发送写命令和读命令，并生成对应的信号；IO模块用于选通RDQS_T信号，并对RDQS_T信号和RDQ信号进行延迟处理，以及对延迟处理后的RDQ信号进行采样；读数据判断子模块判断RDQ信号是否正确；延迟控制子模块调整RDQS信号和RDQ信号所经过的SDL单元和CDL单元的数量，直至使RDQS信号相对于RDQ信号位置落入目标区间。该方法能够减小延迟单元配置的绝对值，提高系统稳定性。
-
公开(公告)号：CN117809710A
公开(公告)日：2024-04-02
申请号：CN202311863153.4
申请日：2023-12-29
申请人： 上海安路信息科技股份有限公司
IPC分类号： G11C11/4076 , G11C11/409 , G11C11/4078 , G11C11/4072 , G11C7/22
摘要： 本发明提供一种基于指令集控制的DDR训练系统、训练方法及介质，该训练系统使用多笔连续写命令扩展WDQS信号，操作灵活简单，包括：DDR训练控制模块和IO模块，DDR训练控制模块包括命令生成子模块、片选处理子模块、第一整UI延迟子模块、第二整UI延迟子模块、延迟控制逻辑子模块；命令生成子模块用于向DDR颗粒发送写命令和读命令；片选处理子模块在写延迟训练过程中，从多个片选信号中选择一个片选信号，供DDR颗粒识别写命令；数据检测子模块用于对读回的数据进行检测及判断；延迟控制逻辑子模块用于在训练过程中，根据读回数据的检测结果，调整WDQS和WDQ传输过程中经过的标准延迟单元的数量，直至读回数据与发送的数据一致结束训练。
-
公开(公告)号：CN117809709A
公开(公告)日：2024-04-02
申请号：CN202311863124.8
申请日：2023-12-29
申请人： 上海安路信息科技股份有限公司
IPC分类号： G11C11/4076 , G11C11/409 , G11C7/22
摘要： 本发明提供一种DDR门控信号的训练系统、训练方法及介质，该训练系统包括逻辑控制模块和IO模块，IO模块连接至DDR颗粒，所述逻辑控制模块包括命令生成子模块、延迟控制子模块和采样结果判断子模块；IO模块包括延迟子模块和采样子模块；命令生成子模块用于生成读取DDR颗粒的读命令，以及根据读命令生成对应的门控信号；整UI延迟子模块用于进行粗粒度延迟处理；延迟子模块用于进行细粒度延迟处理；延迟控制子模块用于通过配置信息调整标准延迟单元的数量；采样子模块用于接收来自DDR颗粒的RDQS，并由门控信号对RDQS进行采样；采样结果判断子模块用于根据采样结果，判断当前延迟处理后的门控信号与RDQS的相对位置。该系统通过标准延迟单元对门控信号进行延迟控制，控制方式灵活方便。
-
公开(公告)号：CN118795982A
公开(公告)日：2024-10-18
申请号：CN202410859128.7
申请日：2024-06-28
申请人： 上海安路信息科技股份有限公司
发明人： 李小飞
摘要： 本发明涉及集成电路时钟设计技术领域，公开了一种多BANK时钟偏移调节电路及FPGA芯片，包括若干个级联的时钟树，每个时钟树的根节点对应连接时钟源信号，每个时钟树的末端叶节点作为偏移调节后的时钟信号输出端；每个时钟树包括多个缓冲器和多个数据选择器，以便基于同一个时钟源信号，构建若干个长度相等的信号传输路径，其中，每个信号传输路径由至少两个相邻的时钟树中的部分缓冲器和部分数据选择器参与构建，信号传输路径的起点连接时钟源信号，信号传输路径的终点为参与构建信号传输路径的任意一个时钟树的末端叶节点。本发明能够节省FPGA自身的时钟管理资源，并降低了时钟管理难度，实现多BANK时钟的同步性。
-
公开(公告)号：CN118708117A
公开(公告)日：2024-09-27
申请号：CN202410808885.1
申请日：2024-06-21
申请人： 上海安路信息科技股份有限公司
发明人： 李小飞
IPC分类号： G06F3/06
摘要： 本发明涉及集成电路设计技术领域，公开了一种可编程物理层控制器及FPGA芯片，配置于FPGA芯片的DDR物理层端口，所述可编程物理层控制器包括：命令缓存模块，所述命令缓存模块用于存储端口配置指令，其中，所述端口配置指令是基于所述DDR物理层端口的协议格式进行配置；指令响应模块，所述指令响应模块用于响应内存控制器的控制触发信号，读取并解析所述端口配置指令，以及根据解析结果配置所述DDR物理层端口的端口状态，以实现所述内存控制器与DDR颗粒之间的数据交互。本发明在DDR物理层内设置了具有可编程特性的物理层端口控制器，相比于直接采用CPU控制DDR物理层端口的方式，具有开发周期短、调试灵活简单的优点。
-
公开(公告)号：CN117423369A
公开(公告)日：2024-01-19
申请号：CN202311409115.1
申请日：2023-10-26
申请人： 上海安路信息科技股份有限公司
摘要： 本发明提供一种DDR写均衡电路系统及其训练方法，包括标准延迟模块和可配置逻辑资源模块；所述标准延迟模块用于调整整体延迟时间的长短，所述标准延迟模块包括SDL单元和CDL单元；所述可配置逻辑资源模块用于实现对DDR接口信号的控制，以及实现写均衡训练过程的控制。通过SDL单元和CDL单元能够在写均衡训练过程中对WDQS的延迟时间进行精细调整，使得在DDR的所有使用频率下训练结果精度都能达到5ps，同时，通过可配置逻辑资源模块能够有效降低硬件资源的复杂度，解决了现有DDR写均衡硬件资源占用量大且训练误差较大的问题。
-
公开(公告)号：CN118981439A
公开(公告)日：2024-11-19
申请号：CN202411084575.6
申请日：2024-08-08
申请人： 上海安路信息科技股份有限公司
IPC分类号： G06F13/16
摘要： 本申请涉及DDR系统训练技术领域，公开了基于标准延迟单元的DDR读数据总线翻转信号眼图训练方法，包括响应MRS命令，配置DDR颗粒，使能读方向的DBI功能，设置读延迟参数；设置RDQ信号、RDQS信号和RDBI_n信号的标准延迟单元的级数，令RDBI_n信号的标准延迟单元的初始值大于阈值；生成写命令，将用于满足RDBI_n信号翻转功能的数据写入DDR颗粒；更新并配置RDBI_n信号的标准延迟单元的级数；减小RDBI_n信号的标准延迟单元的级数；发送多次读命令，读取DDR颗粒写入的数据，并判断读数据总线翻转信号的训练进程。本申请具有降低大延迟场景下延迟结构的复杂度，提高效率和精度的效果。
-
公开(公告)号：CN118798112A
公开(公告)日：2024-10-18
申请号：CN202410900584.1
申请日：2024-07-05
申请人： 上海安路信息科技股份有限公司
发明人： 李小飞
IPC分类号： G06F30/392 , G06F30/398 , G06F115/02
摘要： 本发明提供了一种基于FPGA的Hard IP接口模块及其实现方法，该Hard IP接口模块包括：可配置的触发器单元组、时钟树单元和胶合逻辑单元；可配置的触发器单元组设置于Hard IP边界，作为与Soft IP连接的数据接口和时序接口；时钟树单元与时序接口电连接，并电连接Hard IP主时钟单元，用于实现触发器单元组间的时钟树平衡；胶合逻辑单元用于电连接数据接口和Hard IP数据单元；当Soft IP接入Hard IP接口模块后，胶合逻辑单元用于实现Hard IP和Soft IP之间的胶合逻辑。本发明提供的Hard IP接口模块，通过在Hard IP边界插入可配置的触发器单元组，其可根据实际需求配置数据传输路径和时序采样模式，在保证触发器单元组间的时钟树平衡的情况下，实现Hard IP接口DFF和Soft IP中LUT内的DFF的时钟树平衡。
-
-
-
-
-
-
-
搜索结果
8 条记录 (耗时 0.045 秒)
