公开(公告)号：CN118053871A

公开(公告)日：2024-05-17

申请号：CN202211400128.8

申请日：2022-11-09

申请人： 长鑫存储技术有限公司

发明人： 李明浩 ,  尚为兵 ,  武贤君

IPC分类号： H01L27/02 ,  H01L23/552 ,  H01L21/8234 ,  G11C11/4072 ,  G11C11/4093

摘要： 本公开实施例提供了一种半导体结构及其布局方法、驱动电路和存储器，该半导体结构包括第一晶体管结构和第二晶体管结构，其中：第一晶体管结构与第二晶体管结构并排放置；第一晶体管结构的第一端与第一信号线连接，第一信号线为多指结构且分布于第一晶体管结构的上方；第二晶体管结构的第二端与第二信号线连接，第二信号线为多指结构且分布于第二晶体管结构的上方；第一晶体管结构的第二端与第二晶体管结构的第一端通过第三信号线连接，第三信号线为多指结构且分布于第一晶体管结构和第二晶体管结构的上方。这样，由于信号线均为多指结构，使得其与晶体管结构的连接更加充分，提高了信号稳定性。

公开(公告)号：CN117524278A

公开(公告)日：2024-02-06

申请号：CN202311467495.4

申请日：2023-11-03

申请人： 亿咖通(湖北)技术有限公司

发明人： 康克勤

IPC分类号： G11C11/4072 ,  G06F3/06

摘要： 本申请提供一种动态随机存储器兼容方法、装置和设备，在系统级芯片的电子熔断器模块中读取系统级芯片匹配的目标动态随机存储器的标志值，而后从根据通用闪存存储器存储的动态随机存储器的标志值和固件之间的对应关系获取目标动态随机存储器的固件。因此，在需要搭配某一动态随机存储器时，可以根据该动态随机存储器的标志值从通用闪存存储器中获取该动态随机存储器的固件，系统级芯片的系统固件在整个过程中不需要进行更改，减小系统级芯片的系统固件的维护量，提高动态随机存储器的兼容性、扩展性和灵活性。

公开(公告)号：CN109074296B

公开(公告)日：2023-09-12

申请号：CN201780021014.3

申请日：2017-04-05

申请人： 株式会社半导体能源研究所

发明人： 黑川义元

IPC分类号： G06F11/14 ,  G11C11/4072 ,  H10B12/00 ,  H01L29/786

摘要： 接口电路的功耗得到降低。本发明的半导体装置包括处理器以及具有储存设置信息的寄存器的接口电路。寄存器包括能够在供应电源电压时储存设置信息的第一存储电路以及能够在停止电源电压的供应时储存设置信息的第二存储电路。接口电路在第一状态、第二状态、第三状态与第四状态之间切换。在第一状态中，将设置信息储存在第一存储电路。在第二状态中，接口电路根据储存在第一存储电路的设置信息进行工作。在第三状态中，将储存在第一存储电路的设置信息储存在第二存储电路而停止电源电压的供应。在第四状态中，再次开始电源电压的供应而将储存在第二存储电路的设置信息储存在第一存储电路。接口电路根据功能装置的状态在第二状态、第三状态与第四状态之间切换。

公开(公告)号：CN111435601B

公开(公告)日：2023-08-25

申请号：CN201910823365.7

申请日：2019-09-02

申请人： 爱思开海力士有限公司

发明人： 崔谨镐 ,  吴昇昱 ,  郑镇一

IPC分类号： G11C7/10 ,  G11C11/4072

摘要： 本申请公开了一种命令生成方法及与命令生成方法有关的半导体器件。半导体器件包括命令恢复电路，该命令恢复电路被配置为接收来自多个命令中的一个命令，根据所接收到的命令来储存通过对所接收到的来自多个命令中的命令进行编码而产生的代码信号，并且在根据移位控制信号而将所接收到的命令移位之后，通过对从代码信号产生的命令代码信号进行解码来产生多个内部命令；以及存储电路，其被配置为根据多个内部命令来执行内部操作。

公开(公告)号：CN116072167A

公开(公告)日：2023-05-05

申请号：CN202211012386.9

申请日：2022-08-23

申请人： 三星电子株式会社

发明人： 金周焕 ,  李受哲 ,  卞辰瑫 ,  申殷昔 ,  崔荣暾 ,  崔桢焕

IPC分类号： G11C7/22 ,  G11C7/12 ,  G11C11/4096 ,  G11C11/4072

摘要： 提供了存储器装置、主机装置和操作存储器装置的方法。所述存储器装置包括：数据信号生成器，被配置为将数据信号提供给发送驱动器；发送驱动器，被配置为基于数据信号输出具有第一信号电平至第三信号电平中的任意一个的多电平信号；命令解码器，被配置为从存储器装置的外部接收反馈信号并且对反馈信号进行解码；数据信号控制器，被配置为基于命令解码器的解码结果调整数据信号；和驱动强度控制器，被配置为基于命令解码器的解码结果调整第一信号电平至第三信号电平中的至少一个。

公开(公告)号：CN115910142B

公开(公告)日：2023-05-05

申请号：CN202310197194.8

申请日：2023-03-03

申请人： 长鑫存储技术有限公司

发明人： 汪锡 ,  田凯

IPC分类号： G11C11/4063 ,  G11C11/4072

摘要： 本公开属于半导体领域，提供了一种电阻校准电路、电阻校准方法和存储器，电阻校准电路包括：寄存电路，配置为存储并输出短校准使能信号；比较电路，配置为接收阻值控制码的上一锁定值和初始默认值，对阻值控制码的上一锁定值和初始默认值进行一致性比较，输出比较结果信号；逻辑电路，配置为接收短校准使能信号和比较结果信号，对短校准使能信号和比较结果信号进行逻辑运算，输出模式选择信号；校准电路，配置为在接收到校准启动信号时，基于模式选择信号，利用短校准模式和全校准模式的两者之一对阻值控制码进行校准处理，并在校准处理完成后，对阻值控制码进行锁定处理。

公开(公告)号：CN115775579B

公开(公告)日：2023-04-21

申请号：CN202310102047.8

申请日：2023-02-13

申请人： 睿力集成电路有限公司

发明人： 黄泽群

IPC分类号： G11C11/4072 ,  G11C11/4076

摘要： 本公开实施例提供了一种采样控制电路、方法和存储器，该电路包括：第一输入模块，用于根据时钟信号对第一输入信号进行采样处理，得到第一采样信号；第二输入模块，用于在第一使能控制信号处于无效状态时，根据时钟信号和第一使能控制信号对第二输入信号进行采样处理，得到第二采样信号；译码模块，用于根据片选采样信号对第一采样信号和第二采样信号进行译码处理，得到下电进入命令和下电退出命令；控制模块，用于根据下电进入命令和下电退出命令生成第一使能控制信号；其中，在第一使能控制信号处于有效状态时，使第二输入模块在下电期间处于非工作状态。这样，该电路能够节省电路功耗，同时还能够避免出现信号不稳定和采样冲突的现象。

公开(公告)号：CN115458005A

公开(公告)日：2022-12-09

申请号：CN202211160786.4

申请日：2022-09-22

申请人： 清华大学

发明人： 高滨 ,  秦琦 ,  吴华强 ,  王泽 ,  张清天 ,  唐建石 ,  钱鹤

IPC分类号： G11C11/4074 ,  G11C11/408 ,  G11C11/4094 ,  G11C11/4072 ,  G06N3/08 ,  G06N3/02

摘要： 一种数据处理方法和存算一体装置、电子设备。所述存算一体装置包括忆阻器阵列、用于忆阻器阵列的外围电路以及至少一个补偿单元，其中，忆阻器阵列包括多个行列布置的忆阻器单元、多条源线和多条位线；至少一个补偿单元配置为对提供至存算一体系统的原始输入数据、忆阻器阵列经外围电路输出的直接输出数据中至少之一进行压降补偿操作，并且，至少一个补偿单元所进行的压降补偿操作基于忆阻器阵列中的线阻和外围电路中的寄生电阻确定。该存算一体装置能够通过补偿单元解决由于忆阻器阵列中的线阻和外围电路中的寄生电阻的存在而导致的IR压降问题，从而有效提高计算的准确性。

公开(公告)号：CN115101103A

公开(公告)日：2022-09-23

申请号：CN202210555968.5

申请日：2022-05-19

申请人： 之江实验室

发明人： 张燕燕 ,  陈冰 ,  贾晓乐 ,  金成吉 ,  玉虓 ,  韩根全

IPC分类号： G11C11/22 ,  G11C11/4072

摘要： 本发明公开了一种基于铁电晶体管阵列的编程和擦除方法，该方法在晶体管底部引出电极，通过控制底电极电位对晶体管进行信息存储。以n型铁电晶体管为例，存储信息0时，栅极施加大的正电压，源端，漏端和底电极电压为0V，铁电极化正向翻转。存储信息1时，栅极，源端和漏端电压设为0V，底电极施加大的正电压，铁电极化负向翻转。由于共用底电极，可实现信息的片擦除。该方法可使铁电极化有效翻转，增大晶体管的存储窗口。相比单个器件依次擦除，片擦除能够在不增加晶体管面积的前提下高效地实现大面积擦除。该技术不仅对体衬底的铁电晶体管阵列有效，也可应用于绝缘体上硅的铁电晶体管阵列。

公开(公告)号：CN114999541A

公开(公告)日：2022-09-02

申请号：CN202210638530.3

申请日：2022-06-08

申请人： 上海联虹技术有限公司

发明人： 冷亚南 ,  杨光杰 ,  胡凯文

IPC分类号： G11C11/4072

摘要： 本发明公开了一种存储器的阻抗匹配电路，所述电路包括：阻值匹配模块、阻值实现模块和控制器；所述阻值匹配模块用于将所述控制器的输出线与所述存储器的DQ线连接，以使所述存储器的DQ线的电阻加载在所述控制器的输出线上；所述控制器获取加载在所述存储器的DQ线的最优的电阻阻值，作为匹配阻值；所述控制器根据所述匹配阻值，输出控制信号给所述阻值实现模块，控制所述阻值实现模块与所述存储器的地址线连接的第一电阻，所述阻值实现模块与所述存储器的数据线连接的第二电阻。分别实现存储器的地址线和数据线的阻值匹配，能实现地址线和控制不同阻抗匹配的需求，提升信号完整性，避免数据高速传输的困难和输出数据的失真。