-
公开(公告)号：CN111984491B
公开(公告)日：2024-11-08
申请号：CN202010886833.8
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/26
摘要： 本发明实施例中提供了一种用于原型验证的虚拟存储设备，属于计算机辅助装置技术领域，具体包括虚拟接口、控制器和虚拟存储器；虚拟接口与待验证存储控制器连接，用于接收待验证存储控制器的指令信息，并将指令信息传输至虚拟存储器；虚拟存储器用于根据指令信息作出读写操作；控制器连接虚拟存储器，用于读写虚拟存储器。本发明采用模拟存储器替代存储器外设，在需要更换内部逻辑时，直接通过控制器擦除原逻辑写入新逻辑即可；还能够通过控制器将格式化等指令发送给模拟存储器，直接完成对存储控制器原型验证的初始化。因此在整个验证过程中，不需要再次拆装存储器外设，不需要人工介入，降低了验证时长。
-
公开(公告)号：CN111984493B
公开(公告)日：2024-04-09
申请号：CN202010886862.4
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/263 , G06F11/273
摘要： 本发明提供了一种应用于多芯片调试系统的调试信息同步方法，包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。本发明的多芯片调试系统的调试信息同步方法，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。
-
公开(公告)号：CN111984494B
公开(公告)日：2024-07-26
申请号：CN202010888853.9
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/263 , G06F11/273
摘要： 本发明提供了一种多芯片的并行深度调试系统、调试方法、应用，并行深度调试方法，包括以下步骤：S1、多个芯片的调试数据的打包处理；S2、各个芯片的高速串行数据包输入至专用调试芯片内；S3、专用调试芯片接收并解析恢复各个芯片的调试数据；S4、多个芯片的调试数据存储至外部存储器模块内；S5、调试信号的触发条件发生，调试数据回读至专用调试芯片内，并上传至上位机进行调试。多芯片的并行深度调试系统包括多个芯片、专用调试芯片、外部存储器模块，多芯片的并行深度调试系统能够实现多个芯片同时同步且并行调试，提高了系统调试的效率。
-
公开(公告)号：CN111125975B
公开(公告)日：2024-06-14
申请号：CN201911247066.X
申请日：2019-12-09
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/327 , G06F30/392
摘要： 本发明公开了一种FPGA时分复用多路数据传输的方法、存储介质及终端，所述方法包括如下步骤：通过计算机对用户的芯片设计RTL进行分割处理，选择FPGA验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的EDIF格式的网表库文件；用户设置TDM传输的模式及参数之后，计算机根据TDM模式及参数，自动匹配FPGA厂家的底层的高速传输IP；计算机为用户的每个FPGA生成新的设计顶层和数据收发模块；根据FPGA类型转换为专用门电路网表库文件和相关配置约束信息；经过EDA专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于FPGA的比特流文件进行数据传输，能有效解决背景技术中的问题。
-
-
公开(公告)号：CN117235982A
公开(公告)日：2023-12-15
申请号：CN202311054987.0
申请日：2023-08-21
申请人： 上海思尔芯技术股份有限公司
摘要： 本发明提供了一种实现TDM的通用层级模型、模型构建方法和介质，该实现TDM的通用层级模型包括：物理层，用于提供数据传输环境和统一的数据接口；链路层，用于创建对TDM交互的数据进行正确的组装和解析的链路；配置层，用于接收所述应用层下发的训练、自测试、组网测试或状态查询指令，并将训练、自测试、组网测试或状态查询指令下发至链路层；应用层，用于生成训练、自测试、组网测试或状态查询指令，并对TDM进行训练、自测试、组网测试和状态查询，并为用户提供统一的TDM使用接口。该通用层级模型通过同一个应用程序实现控制各种不同类型的TDM，简化控制程序的开发难度和复杂度，不需要为每种TDM单独开发各自的控制程序。
-
公开(公告)号：CN116301200A
公开(公告)日：2023-06-23
申请号：CN202310565071.5
申请日：2023-05-19
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F1/12
摘要： 本申请公开一种全局时钟同步的优化方法、电子设备和存储介质，其中方法包括：在FPGA设计中嵌入时钟同步IP，生成FPGA比特流；锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA；运行主机端时钟同步程序；释放所述复位信号，运行所述FPGA设计。本申请采用去全局化的信号同步思想，并直接使用FPGA内部较为丰富的时钟资源，设计对应的串行级联同步IP模块，实现了全局时钟板去除(包括控制板PCM上的任何全局时钟网络)，简化了时钟连接结构，提高了系统灵活性；此外，串行结构在布局上扩展了所能互联的FPGA数量，不在受限于物理连接线以及信号驱动能力，降低了系统的硬件成本。
-
公开(公告)号：CN116301200B
公开(公告)日：2023-09-19
申请号：CN202310565071.5
申请日：2023-05-19
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F1/12
摘要： 本申请公开一种全局时钟同步的优化方法、电子设备和存储介质，其中方法包括：在FPGA设计中嵌入时钟同步IP，生成FPGA比特流；锁定复位信号，使所述FPGA设计处于复位状态，配置所述FPGA比特流到FPGA；运行主机端时钟同步程序；释放所述复位信号，运行所述FPGA设计。本申请采用去全局化的信号同步思想，并直接使用FPGA内部较为丰富的时钟资源，设计对应的串行级联同步IP模块，实现了全局时钟板去除(包括控制板PCM上的任何全局时钟网络)，简化了时钟连接结构，提高了系统灵活性；此外，串行结构在布局上扩展了所能互联的FPGA数量，不在受限于物理连接线以及信号驱动能力，降低了系统的硬件成本。
-
-
-
-
-
-
-
搜索结果
8 条记录 (耗时 0.038 秒)
