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公开(公告)号：CN111984491B
公开(公告)日：2024-11-08
申请号：CN202010886833.8
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/26
摘要： 本发明实施例中提供了一种用于原型验证的虚拟存储设备，属于计算机辅助装置技术领域，具体包括虚拟接口、控制器和虚拟存储器；虚拟接口与待验证存储控制器连接，用于接收待验证存储控制器的指令信息，并将指令信息传输至虚拟存储器；虚拟存储器用于根据指令信息作出读写操作；控制器连接虚拟存储器，用于读写虚拟存储器。本发明采用模拟存储器替代存储器外设，在需要更换内部逻辑时，直接通过控制器擦除原逻辑写入新逻辑即可；还能够通过控制器将格式化等指令发送给模拟存储器，直接完成对存储控制器原型验证的初始化。因此在整个验证过程中，不需要再次拆装存储器外设，不需要人工介入，降低了验证时长。
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公开(公告)号：CN112132887B
公开(公告)日：2024-07-30
申请号：CN202010931420.7
申请日：2020-09-07
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06T7/68
摘要： 本发明公开了一种互连线OPC图形的中心线的提取方法，该提取方法包括：获取第一多边形的边界信息，所述边界信息包括边界点的坐标序列以及起始边的端点序号和终止边的端点序号；根据所述第一多边形的边界信息对所述边界点的数量进行压缩，得到第四多边形，所述第四多边形为经过压缩后的多边形；基于黄金分割法和二分法，根据所述第四多边形得到中心点序列；删除所述中心点序列中多余的中心点，根据剩余的中心点得到最终的中心线。本发明针对矢量式的多边形数据，在给出多边形形状以及起始边与终止边后，能够高效准确的找到给定的一组有序中心点列，本发明的中心线的提取方法具有运算快、精度高、适用性广的特点。
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公开(公告)号：CN118133740A
公开(公告)日：2024-06-04
申请号：CN202410117407.6
申请日：2024-01-26
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/331 , G06F8/41 , G06F111/04
摘要： 本发明公开了一种硬件组网测试方法、装置及电子设备；该方法包括：对用户设计进行分割，得到多个子设计。将多个子设计分别分配至原型验证系统的多个原型验证模块，并为每个原型验证模块分别配置传输端口，其中，原型验证系统包括多个原型验证模块及其硬件组网。对硬件组网检测工程进行编译，并在编译完成后进行硬件组网测试，其中，在对硬件组网检测工程进行编译的过程中，根据为每个原型验证模块配置的传输端口从预设库中获取对应的预编译结果，预设库存有每个传输端口在不同例化参数下的预编译结果。在组网测试时可以直接从预设库中获取对应的预编译结果，因此在测试过程中编译的时间会大幅缩短，提高了组网测试的效率。
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公开(公告)号：CN111984493B
公开(公告)日：2024-04-09
申请号：CN202010886862.4
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/263 , G06F11/273
摘要： 本发明提供了一种应用于多芯片调试系统的调试信息同步方法，包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。本发明的多芯片调试系统的调试信息同步方法，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。
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公开(公告)号：CN112053739B
公开(公告)日：2023-04-11
申请号：CN202010926371.8
申请日：2020-09-04
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G11C29/56
摘要： 本公开提供一种存储器检测方法和装置，其中所述存储器检测方法，包括：对所有存储单元分别写0、读第一存储结果、写1和读第二存储结果，确定第一检测状态；从第一存储单元开始对相邻存储单元分别写5和写A，读第三存储结果，确定第二检测状态；从第一存储单元开始对相邻存储单元分别写C和写3，读第四存储结果，确定第三检测状态；从第一存储单元开始对相邻存储单元分别写E和写1，读第五存储结果，确定第四检测状态；从第一存储单元开始对所有存储器单元逐一进行写设定数据、读数据、确定存储单元检测状态，确定第五检测状态；基于第一检测状态、第二检测状态、第三检测状态、第四检测状态和第五检测状态确定存储器检测结果。
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公开(公告)号：CN110988661B
公开(公告)日：2022-11-11
申请号：CN201911247014.2
申请日：2019-12-09
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G01R31/317
摘要： 本发明公开了一种FPGA原型验证开发板时分分析系统、方法、介质及终端，所述系统包括：时钟约束模块，用来检测当前开发板工程设计中，是否存在约束文件以用来约束时钟；板级设计时分分析模块，给用户提供一个双向对话框，用来确定设计对象的时分特性是否符合要求，并生成分析报告，并针对当前工程是否使用时分复用TDM作出不同的展示处理用来显示区分；解析报告模块，判断板级设计时分分析模块是否生成分析报告，并根据生成的分析报告生成相应的解析报告，用户可以方便地分析设计中的各种时分特性，性能参数及评估结果，供用户参考，判定其是否符合需求，能有效的解决背景技术提出的问题。
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公开(公告)号：CN112231161B
公开(公告)日：2024-03-19
申请号：CN202011110833.5
申请日：2020-10-16
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/22 , G06F13/362 , G06F13/40 , G06F13/42
摘要： 本发明提供了一种多芯片调试方法及多芯片调试装置，属于通信技术领域，具体包括控制器，用于通过芯片连接接口与外部上位机进行通信，并基于从芯片连接接口接收的信号生成包含待调试芯片地址以及调试指令的调试信号；级联控制模块，用于接收控制器输出的调试信号，并采用buffer驱动器对调试信号进行调整，将调整后的调试信号携带的芯片连接接口信号转换成能够对待调试芯片的从接口进行访问的总线从接口信号；以及总线，与所有待调试芯片连接，用于获取级联控制模块输出的被转换为总线从接口信号的调试信号，并基于调试信号将调试指令传输给待调试芯片地址所指示的待调试芯片。通过本公开的处理方案，接线简单、易于维护且适用于多芯片调试。
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公开(公告)号：CN111984494B
公开(公告)日：2024-07-26
申请号：CN202010888853.9
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/263 , G06F11/273
摘要： 本发明提供了一种多芯片的并行深度调试系统、调试方法、应用，并行深度调试方法，包括以下步骤：S1、多个芯片的调试数据的打包处理；S2、各个芯片的高速串行数据包输入至专用调试芯片内；S3、专用调试芯片接收并解析恢复各个芯片的调试数据；S4、多个芯片的调试数据存储至外部存储器模块内；S5、调试信号的触发条件发生，调试数据回读至专用调试芯片内，并上传至上位机进行调试。多芯片的并行深度调试系统包括多个芯片、专用调试芯片、外部存储器模块，多芯片的并行深度调试系统能够实现多个芯片同时同步且并行调试，提高了系统调试的效率。
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公开(公告)号：CN111125975B
公开(公告)日：2024-06-14
申请号：CN201911247066.X
申请日：2019-12-09
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/327 , G06F30/392
摘要： 本发明公开了一种FPGA时分复用多路数据传输的方法、存储介质及终端，所述方法包括如下步骤：通过计算机对用户的芯片设计RTL进行分割处理，选择FPGA验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的EDIF格式的网表库文件；用户设置TDM传输的模式及参数之后，计算机根据TDM模式及参数，自动匹配FPGA厂家的底层的高速传输IP；计算机为用户的每个FPGA生成新的设计顶层和数据收发模块；根据FPGA类型转换为专用门电路网表库文件和相关配置约束信息；经过EDA专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于FPGA的比特流文件进行数据传输，能有效解决背景技术中的问题。
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公开(公告)号：CN113157630B
公开(公告)日：2023-11-21
申请号：CN202110452492.8
申请日：2021-04-26
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F15/173
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