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公开(公告)号：CN111984491B
公开(公告)日：2024-11-08
申请号：CN202010886833.8
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/26
摘要： 本发明实施例中提供了一种用于原型验证的虚拟存储设备，属于计算机辅助装置技术领域，具体包括虚拟接口、控制器和虚拟存储器；虚拟接口与待验证存储控制器连接，用于接收待验证存储控制器的指令信息，并将指令信息传输至虚拟存储器；虚拟存储器用于根据指令信息作出读写操作；控制器连接虚拟存储器，用于读写虚拟存储器。本发明采用模拟存储器替代存储器外设，在需要更换内部逻辑时，直接通过控制器擦除原逻辑写入新逻辑即可；还能够通过控制器将格式化等指令发送给模拟存储器，直接完成对存储控制器原型验证的初始化。因此在整个验证过程中，不需要再次拆装存储器外设，不需要人工介入，降低了验证时长。
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公开(公告)号：CN112132887B
公开(公告)日：2024-07-30
申请号：CN202010931420.7
申请日：2020-09-07
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06T7/68
摘要： 本发明公开了一种互连线OPC图形的中心线的提取方法，该提取方法包括：获取第一多边形的边界信息，所述边界信息包括边界点的坐标序列以及起始边的端点序号和终止边的端点序号；根据所述第一多边形的边界信息对所述边界点的数量进行压缩，得到第四多边形，所述第四多边形为经过压缩后的多边形；基于黄金分割法和二分法，根据所述第四多边形得到中心点序列；删除所述中心点序列中多余的中心点，根据剩余的中心点得到最终的中心线。本发明针对矢量式的多边形数据，在给出多边形形状以及起始边与终止边后，能够高效准确的找到给定的一组有序中心点列，本发明的中心线的提取方法具有运算快、精度高、适用性广的特点。
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公开(公告)号：CN118133740A
公开(公告)日：2024-06-04
申请号：CN202410117407.6
申请日：2024-01-26
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/331 , G06F8/41 , G06F111/04
摘要： 本发明公开了一种硬件组网测试方法、装置及电子设备；该方法包括：对用户设计进行分割，得到多个子设计。将多个子设计分别分配至原型验证系统的多个原型验证模块，并为每个原型验证模块分别配置传输端口，其中，原型验证系统包括多个原型验证模块及其硬件组网。对硬件组网检测工程进行编译，并在编译完成后进行硬件组网测试，其中，在对硬件组网检测工程进行编译的过程中，根据为每个原型验证模块配置的传输端口从预设库中获取对应的预编译结果，预设库存有每个传输端口在不同例化参数下的预编译结果。在组网测试时可以直接从预设库中获取对应的预编译结果，因此在测试过程中编译的时间会大幅缩短，提高了组网测试的效率。
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公开(公告)号：CN118095170A
公开(公告)日：2024-05-28
申请号：CN202410202076.6
申请日：2024-02-23
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/347
摘要： 本发明公开了一种系统级布线的处理方法及装置，包括：进行初始布线，为每条网络寻找其源引脚节点到每个扇出引脚节点的最短路径；使用静态时序分析方法识别每条网络的每个扇出引脚对应的时序路径，并获取每条时序路径的关键值，同时，获取每个网络引脚的逻辑深度；更新所有FPGA互联边界的路径代价，将各个引脚按照其时序路径的关键值升序排序，按照排序后的顺序对网络的各个引脚进行初次重新布线；迭代上述步骤重新布线；判断当前迭代次数是否为预设的最大迭代次数，如果是，则终止布线过程，否则继续完成预设的迭代次数。本发明能够提高布线效率和性能。
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公开(公告)号：CN111984493B
公开(公告)日：2024-04-09
申请号：CN202010886862.4
申请日：2020-08-28
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F11/263 , G06F11/273
摘要： 本发明提供了一种应用于多芯片调试系统的调试信息同步方法，包括以下步骤：S1、多芯片调试系统的各个调试芯片产生调试信息数据包；S2、各个调试芯片的调试信息数据包依照时钟周期打包成若干个标准数据包，调试芯片的各个标准数据包按照时间顺序依次打上编号为1、2、3、……、n的标签；S3、各个调试芯片的打上标签的标准数据包分别传输至调试模块内；S4、调试模块接收各个调试芯片的标准数据包，按照标准数据包上的标签进行一一对齐；S5、将对齐后的标准数据包解包，并输出至后端逻辑进行调试处理。本发明的多芯片调试系统的调试信息同步方法，能够对来自多个调试芯片的调试数据进行快速的对齐，确保调试结果的准确性。
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公开(公告)号：CN117493042A
公开(公告)日：2024-02-02
申请号：CN202311466752.2
申请日：2023-11-06
申请人： 上海思尔芯技术股份有限公司
发明人： 兰海洋
摘要： 本发明公开了一种基于FPGA的高速数据自动筛选方法及电子设备，该方法包括：在第i个时钟周期接收数据，并当接收到第j个数据包的一个数据块时解析数据块，得到数据块包含的数据；当数据块不是第j个数据包中的最后一个数据块时，根据第一有效位宽，从数据块包含的数据中提取有效数据；根据提取的有效数据和第i‑1个时钟周期的剩余有效数据，确定第i个时钟周期的全局有效数据；根据第i个时钟周期的全局有效数据和存储设备的存储位宽，确定第i+1个时钟周期的发送参数；在第i+1个时钟周期时，根据第i+1个时钟周期的发送参数，将第i个时钟周期的全局有效数据中的目标有效数据发送至存储设备，并得到第i+1个时钟周期的剩余有效数据。
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公开(公告)号：CN117255047A
公开(公告)日：2023-12-19
申请号：CN202311142679.3
申请日：2023-09-05
申请人： 上海思尔芯技术股份有限公司
摘要： 本发明公开了一种网格式组网信号路由的方法、装置及存储介质，涉及电子设计自动化技术领域，解决现有技术中不能完成布线，且信号的时延过长，影响系统运行频率的问题；该方法包括：将组网划分为网格形式，并将驱动节点与负载节点放置于方格中；分别计算与当前连接信号所在方格相邻的多个方格的路由代价；结合相邻方格之间实际的通信数量，分别计算与当前连接信号所在方格相邻的多个方格的通信代价；根据实际代价计算公式对路由代价与通信代价进行计算，得到相邻方格之间实际代价；选择其最小的方格为连接信号经由的下一方格，直至下一个方格为负载节点所在的方格，确定路由路径；实现了在布线速度快的基础上，计算量较小，且能够完成完整的布线。
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公开(公告)号：CN117240777A
公开(公告)日：2023-12-15
申请号：CN202311142693.3
申请日：2023-09-05
申请人： 上海思尔芯技术股份有限公司
摘要： 本发明公开了一种基于递归分治法的全局信号路由方法，包括：对用户设计进行超图建模，以构建信号Die级别的路由组网模型；获取每个信号的负载节点所处Die的位置，并按照信号负载节点所占用Die的数量进行排序；对当前信号的所有节点进行递归分组，直至每个分组内的节点数小于或等于两个；对每组内的节点按照路径代价最小原则进行路径选择；依据递归分组的逆方向，对分组后各组逐层确定组间的路由路径，进而获得当前信号的路由路径；根据当前信号的路由路径，对Die级别的路由代价进行更新；按照顺序依次对所有信号进行路径选择。本发明使用递归分治的方法，在进行多点之间选代价最小的路由路径的时候，提升处理速度，同时又保持了较低的路径代价。
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公开(公告)号：CN117217136A
公开(公告)日：2023-12-12
申请号：CN202311256083.6
申请日：2023-09-26
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/327 , G06F30/34
摘要： 本发明公开了一种基于RTL设计的FPGA资源消耗估计方法，包括：解析原始RTL设计并进行细化编译得到RTL设计文件；对RTL设计文件进行层次化遍历得到标准单元网络结构集合；通过遍历标准单元网络结构集合，识别出标准单元网络结构集合包含的至少一个目标表达式逻辑；针对每个目标表达式逻辑，根据其输入类型选用对应的资源估计模型估计其资源消耗量；统计所有目标表达式逻辑的资源消耗量，得到FPGA资源消耗估计结果。本发明在提供准确的资源消耗估算结果的同时能够减少耗时，提高了在设计划分阶段对RTL设计资源消耗估算的效率和准确性。
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公开(公告)号：CN116976253A
公开(公告)日：2023-10-31
申请号：CN202310709816.0
申请日：2023-06-14
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/33 , G06F30/3312
摘要： 本发明公开了一种基于信号位置映射的TDM处理方法以及装置，包括：获取用户设计信息，并对所述用户设计信息进解析，得到解析结果；基于所述解析结果，将所述用户设计信息所包含的各个用户子设计分配至对应的FPGA中，并对每个FPGA的布局布线结果进行静态时序分析，确定时序违例路径；如果存在所述时序违例路径，则基于所述时序违例路径上的信号，更新预先存储的TDM映射结果；基于更新后的TDM映射结果，重新插入TDM模块。可见，本发明能够提高TDM的实现效果。
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