应用于ATE测试的单端输入差分输出的时钟驱动方法

    公开(公告)号:CN106680690B

    公开(公告)日:2020-02-07

    申请号:CN201611026987.X

    申请日:2016-11-17

    IPC分类号: G01R31/28 H03M3/02

    摘要: 本发明解决其技术问题所采用的技术方案是:提供一种应用于ATE测试的单端输入差分输出的时钟驱动方法,使用差分放大器THS4503及其外围电路,将MicroFLEX产生的单端数字信号转换为AD6645所需要差分数字信号,步骤如下:步骤一:根据ATE产生单端数字信号的幅度范围和带宽,确定所需要的差分放大器的增益和带宽;步骤二:反馈电阻和增益电阻阻值的计算,如果信号源有阻抗,还要进行阻抗匹配;步骤三:根据差分放大器的工作原理进行外围电路设计;步骤四:通过MicroFLEX的IG‑XL软件编程来产生和控制信号。

    应用于ATE测试的单端输入差分输出的时钟驱动方法

    公开(公告)号:CN106680690A

    公开(公告)日:2017-05-17

    申请号:CN201611026987.X

    申请日:2016-11-17

    IPC分类号: G01R31/28 H03M3/02

    摘要: 本发明解决其技术问题所采用的技术方案是:提供一种应用于ATE测试的单端输入差分输出的时钟驱动方法,使用差分放大器THS4503及其外围电路,将MicroFLEX产生的单端数字信号转换为AD6645所需要差分数字信号,步骤如下:步骤一:根据ATE产生单端数字信号的幅度范围和带宽,确定所需要的差分放大器的增益和带宽;步骤二:反馈电阻和增益电阻阻值的计算,如果信号源有阻抗,还要进行阻抗匹配;步骤三:根据差分放大器的工作原理进行外围电路设计;步骤四:通过MicroFLEX的IG‑XL软件编程来产生和控制信号。

    K系列FPGA内部CLB模块定位及通用性配置测试方法

    公开(公告)号:CN109655740B

    公开(公告)日:2021-07-27

    申请号:CN201811518304.1

    申请日:2018-12-12

    IPC分类号: G01R31/3185

    摘要: 本发明提供K7系列FPGA内部CLB模块定位及通用性配置测试方法,包括:定位FPGA内部所有CLB模块的具体位置;对CLB模块阵列进行左右对等分,每等分中同行CLB模块并行,同列CLB模块串行进行配置,实现CLB资源的全覆盖;对配置的CLB模块阵列进行内建自测试,通过实际输出的数据与预期数据的比较,判断CLB模块阵列是否存在缺陷,若某个CLB模块出现问题,根据输出信号与时钟的对应关系,定位CLB模块出错的具体位置。本发明提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法,实现了所有CLB模块的定位,不用计算“空洞”阵列具体位置,优化了配置程序,实现了最优化的配置次数,配置程序具有通用性,减少了程序重复编写的时间。

    K系列FPGA内部CLB模块定位及通用性配置测试方法

    公开(公告)号:CN109655740A

    公开(公告)日:2019-04-19

    申请号:CN201811518304.1

    申请日:2018-12-12

    IPC分类号: G01R31/3185

    摘要: 本发明提供K7系列FPGA内部CLB模块定位及通用性配置测试方法,包括:定位FPGA内部所有CLB模块的具体位置;对CLB模块阵列进行左右对等分,每等分中同行CLB模块并行,同列CLB模块串行进行配置,实现CLB资源的全覆盖;对配置的CLB模块阵列进行内建自测试,通过实际输出的数据与预期数据的比较,判断CLB模块阵列是否存在缺陷,若某个CLB模块出现问题,根据输出信号与时钟的对应关系,定位CLB模块出错的具体位置。本发明提供的K7系列FPGA内部CLB模块定位及通用性配置测试方法,实现了所有CLB模块的定位,不用计算“空洞”阵列具体位置,优化了配置程序,实现了最优化的配置次数,配置程序具有通用性,减少了程序重复编写的时间。

    基于FLEX的平衡调制解调器测试电路

    公开(公告)号:CN105652180A

    公开(公告)日:2016-06-08

    申请号:CN201410724486.3

    申请日:2014-12-04

    发明人: 许伟达 徐导进

    IPC分类号: G01R31/28

    摘要: 一种基于FLEX的平衡调制解调器测试电路,包括第一运算放大器,其包括放大器、比较器、集成输出放大器;第二运算放大器,其包括放大器、比较器、集成输出放大器;及其中,所述第一放大器和第二放大器具有两路不同输入通道,一个时间只有一路工作。本发明采用的电路与现有技术相比,其优点是:解决了传统无法测试既有调制器又有解调器测试要求的器件,实现了调制器、解调器的测试方法,保证了测试的速度和精度,实现了稳定的小电流测试功能。

    基于FLEX的高速运算放大器测试电路

    公开(公告)号:CN104280679A

    公开(公告)日:2015-01-14

    申请号:CN201310293454.8

    申请日:2013-07-12

    IPC分类号: G01R31/28

    摘要: 本发明的基于FLEX的高速运算放大器测试电路,在高速运算放大器的反向输入端与测试系统MicroFLEX的运放环反向输入端之间并联继电器支路;高速运算放大器的同向输入端分别通过继电器支路与测试系统的运放环同向输入端、视频信号同向输出端、中频信号同向输出端连接,运放环反向输入端和同向输入端的屏蔽层通过继电器可选择与地相连;高速运算放大器的同向输入端串联继电器支路后接地;高速运算放大器的反向输入端与高速运算放大器的输出端之间并联多个继电器支路;高速运算放大器的输出端与地之间并联多个负载支路;高速运算放大器的输出端分别通过继电器支路与测试系统的中频信号同向测量端、视频信号同向测量端、运放环输出端连接。

    用于电子加速器束流强度实时监测的装置

    公开(公告)号:CN103389508A

    公开(公告)日:2013-11-13

    申请号:CN201210140602.8

    申请日:2012-05-09

    IPC分类号: G01T1/29

    摘要: 本发明涉及一种用于电子加速器束流强度实时监测的装置,包括真空室,位于真空室内的探头,向所述探头提供高压的高压单元,以及收集所述探头所产生次级电子的束流强度显示系统。真空室为高能电子与探头的相互作用提供真空环境;探头与高能电子相互作用产生次级电子;高压单元为次级电子的收集提供高压,微电流计和显示系统对探头输出的次级电子束流进行收集,实时显示束流强度。本发明解决了电子加速器在辐照过程中束流强度变化情况的实时监测问题,对高能电子不会产生阻挡作用,高能电子可以穿过所述用于电子加速器束流强度实时监控的装置。该装置使用方便、可操作性强、稳定性好,对束流强度无损失。

    FPGA内部DSP模块的测试方法

    公开(公告)号:CN109596976B

    公开(公告)日:2021-08-27

    申请号:CN201811510144.6

    申请日:2018-12-11

    IPC分类号: G01R31/317 G01R31/3181

    摘要: 本发明的FPGA内部DSP模块的测试方法包括:针对测试项目,PC机生成后缀为coe的数据文件并加载到FPGA内部的RAM中;所述后缀为coe的数据文件伪随机数和伪随机数对应的结果;在PC机上完成测试程序编写;测试程序下载至FPGA,由测试程序对FPGA进行配置;从RAM中读取伪随机数作为FPGA内部DSP模块的输入;比对DSP模块的输出与RAM中的伪随机数对应的结果,获得测试结果。本发明的FPGA内部DSP模块的测试方法利用FPGA内部的RAM存放和读取所需要的伪随机数来实现DSP功能全覆盖测试。

    基于FLEX的高速运算放大器测试电路

    公开(公告)号:CN104280679B

    公开(公告)日:2018-08-24

    申请号:CN201310293454.8

    申请日:2013-07-12

    IPC分类号: G01R31/28

    摘要: 本发明的基于FLEX的高速运算放大器测试电路,在高速运算放大器的反向输入端与测试系统MicroFLEX的运放环反向输入端之间并联继电器支路;高速运算放大器的同向输入端分别通过继电器支路与测试系统的运放环同向输入端、视频信号同向输出端、中频信号同向输出端连接,运放环反向输入端和同向输入端的屏蔽层通过继电器可选择与地相连;高速运算放大器的同向输入端串联继电器支路后接地;高速运算放大器的反向输入端与高速运算放大器的输出端之间并联多个继电器支路;高速运算放大器的输出端与地之间并联多个负载支路;高速运算放大器的输出端分别通过继电器支路与测试系统的中频信号同向测量端、视频信号同向测量端、运放环输出端连接。