公开(公告)号：CN112860395B

公开(公告)日：2022-03-25

申请号：CN202110095808.2

申请日：2021-01-25

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 唐玉华 ,  赵夏 ,  张光达 ,  王会权 ,  徐实 ,  刘志强 ,  胡海韵 ,  万众

IPC分类号： G06F9/48 ,  G06F9/50 ,  G06T1/20

摘要： 本发明公开了一种用于GPU的多任务调度方法，该方法包括：在每个时钟周期到来时，流式多处理器继续调度执行当前线程束；若所述当前线程束无法调度执行，则选择所有任务中可被选择的优先级最高的任务组成任务集合；从所述任务集合中选择被调度执行次数最少的一个任务；调度执行选择的所述一个任务中年龄最老的线程束。本发明的用于GPU的多任务调度方法通过优先调度同一个线程束进行执行，当该线程束阻塞时，根据任务的优先级顺序调度执行具有更高优先级的任务，且针对具有相同优先级的不同任务，调度执行被调度执行次数较少的任务，既能够考虑高优先级任务的调度优先性，又能够考虑同一优先级任务间的调度公平性，且还能够较好地掩盖任务的访存延迟。

公开(公告)号：CN111782563A

公开(公告)日：2020-10-16

申请号：CN202010555126.0

申请日：2020-06-17

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 王涛 ,  孙懿淳 ,  徐实 ,  张光达 ,  戴华东 ,  黄安文 ,  张鸿云

IPC分类号： G06F13/32 ,  G06F13/366 ,  G06F9/30 ,  H04N5/77

摘要： 本发明涉及一种用于RISC-V微控制器的DVP控制器系统，包括：所述系统包括：视频数据采集模块、异步FIFO缓冲模块、视频数据缓存模块、总线接口模块及包含控制状态寄存器的控制模块；该方案精简、合理的设计了控制状态寄存器子系统，能够有效提高内核配置和使用DVP控制器的效率，有利于RISC-V微控制器系统的面积、功耗和成本的控制。

公开(公告)号：CN113468181A

公开(公告)日：2021-10-01

申请号：CN202110792999.8

申请日：2021-07-14

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 方健 ,  徐实 ,  张拥军 ,  张光达 ,  王会权 ,  黄安文 ,  温家辉 ,  张鸿云

IPC分类号： G06F16/22 ,  G06F16/27 ,  G06F16/23

摘要： 本发明公开了一种基于FPGA的并行哈希连接加速方法及系统，包括：在哈希连接的构建阶段的每个设定周期，从第一数据表中读取多个元组数据，利用预划分函数计算每个元组数据对应的分区号，将每个元组数据引导到对应的分区中，从每个分区中读取一个元组数据构建哈希表和链表；在哈希连接的探测阶段的每个设定周期，从第二数据表中读取多个元组数据，利用预划分函数计算每个元组数据对应的分区号，将每个元组数据引导到对应的分区中，从每个分区中读取一个元组数据探测匹配构建阶段构建的哈希表和链表，其中，哈希连接的构建阶段和探测阶段均在FPGA内部完成。本发明能够使得各个分区之间的元组对哈希表的访问不存在地址冲突，实现并行处理多个元组的能力。

公开(公告)号：CN112860395A

公开(公告)日：2021-05-28

申请号：CN202110095808.2

申请日：2021-01-25

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 唐玉华 ,  赵夏 ,  张光达 ,  王会权 ,  徐实 ,  刘志强 ,  胡海韵 ,  万众

IPC分类号： G06F9/48 ,  G06F9/50 ,  G06T1/20

摘要： 本发明公开了一种用于GPU的多任务调度方法，该方法包括：在每个时钟周期到来时，流式多处理器继续调度执行当前线程束；若所述当前线程束无法调度执行，则选择所有任务中可被选择的优先级最高的任务组成任务集合；从所述任务集合中选择被调度执行次数最少的一个任务；调度执行选择的所述一个任务中年龄最老的线程束。本发明的用于GPU的多任务调度方法通过优先调度同一个线程束进行执行，当该线程束阻塞时，根据任务的优先级顺序调度执行具有更高优先级的任务，且针对具有相同优先级的不同任务，调度执行被调度执行次数较少的任务，既能够考虑高优先级任务的调度优先性，又能够考虑同一优先级任务间的调度公平性，且还能够较好地掩盖任务的访存延迟。

公开(公告)号：CN111782563B

公开(公告)日：2023-06-20

申请号：CN202010555126.0

申请日：2020-06-17

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 王涛 ,  孙懿淳 ,  徐实 ,  张光达 ,  戴华东 ,  黄安文 ,  张鸿云

IPC分类号： G06F13/32 ,  G06F13/366 ,  G06F9/30 ,  H04N5/77

摘要： 本发明涉及一种用于RISC‑V微控制器的DVP控制器系统，包括：所述系统包括：视频数据采集模块、异步FIFO缓冲模块、视频数据缓存模块、总线接口模块及包含控制状态寄存器的控制模块；该方案精简、合理的设计了控制状态寄存器子系统，能够有效提高内核配置和使用DVP控制器的效率，有利于RISC‑V微控制器系统的面积、功耗和成本的控制。

公开(公告)号：CN113468181B

公开(公告)日：2022-10-11

申请号：CN202110792999.8

申请日：2021-07-14

申请人： 中国人民解放军军事科学院国防科技创新研究院

发明人： 方健 ,  徐实 ,  张拥军 ,  张光达 ,  王会权 ,  黄安文 ,  温家辉 ,  张鸿云

IPC分类号： G06F16/22 ,  G06F16/27 ,  G06F16/23

摘要： 本发明公开了一种基于FPGA的并行哈希连接加速方法及系统，包括：在哈希连接的构建阶段的每个设定周期，从第一数据表中读取多个元组数据，利用预划分函数计算每个元组数据对应的分区号，将每个元组数据引导到对应的分区中，从每个分区中读取一个元组数据构建哈希表和链表；在哈希连接的探测阶段的每个设定周期，从第二数据表中读取多个元组数据，利用预划分函数计算每个元组数据对应的分区号，将每个元组数据引导到对应的分区中，从每个分区中读取一个元组数据探测匹配构建阶段构建的哈希表和链表，其中，哈希连接的构建阶段和探测阶段均在FPGA内部完成。本发明能够使得各个分区之间的元组对哈希表的访问不存在地址冲突，实现并行处理多个元组的能力。