一种基于SERDES的数据复合时序传输方法

    公开(公告)号:CN114024609B

    公开(公告)日:2023-06-20

    申请号:CN202111333933.9

    申请日:2021-11-11

    摘要: 本发明提供一种基于SERDES的数据复合时序传输方法,包括:发送端和接收端传送相位关系固定的低速时钟,两边该低速时钟相参且有稳定的相位关系;发射端利用低速时钟产生时序;在时序信息的变化沿,在发射的数据流中添加特殊数据段;经过SERDES并串转换、编码、电光转换、光纤传输、光电转换、SERDES串并转换、解码;接收端利用SERDES恢复的高速用户时钟搜索发射数据流中添加的特殊数据段,并送出标记信息;接收端利用低速时钟同步上述标记信息,即获得时序信息。本发明利用收发通道与信号处理之间基于SERDES的点对点的光通信资源,将需要通信的协议信息与需要传输的时序信息进行打包同步传输,从而为系统节省了专用时序传输网络。

    一种可调毛纽扣阵列数据接收装置及方法

    公开(公告)号:CN114285428B

    公开(公告)日:2023-06-16

    申请号:CN202111555904.7

    申请日:2021-12-17

    IPC分类号: H04B1/16

    摘要: 本发明提供一种可调毛纽扣阵列数据接收装置及方法,包括:可调毛纽扣阵列,其为可调规格信号传输器件,用以调节其安装孔径参数,以适配可调毛纽扣阵列的安装参数与天线变频模块、子板模块;天线变频模块,其为信号接收器件;子板模块,其为集成信号处理器件,其垂直耦接于天线变频模块;模数转换子板,用于采样处理无线信号,以获取并发送高速差分数字信号至控制与数据处理子板;控制与数据处理子板,用以接收并传递高速数字差分信号;时钟管理与电源管理子板,用以提供采样时钟、系统时钟和各类电源给模数转换子板及控制与数据管理子板。本发明具有以下优点:使用可调毛纽扣阵列实现互连,实现数据接收装置的同孔径、扩展、重构。

    一种基于热电制冷片的FPGA散热装置及其散热方法

    公开(公告)号:CN114284222A

    公开(公告)日:2022-04-05

    申请号:CN202111530997.8

    申请日:2021-12-15

    IPC分类号: H01L23/38 H01L23/367

    摘要: 一种基于热电制冷片的FPGA散热装置及其散热方法,属于FPGA芯片散热技术领域,解决热电制冷片用于FPGA芯片散热时存在的热量饱和以及功耗高的问题;本发明通过将平板型散热片紧贴于FPGA芯片上,将四片热电制冷片分布于平板型散热片四角紧密贴放,热电制冷片和电源分别连接三极管的发射极和集电极,FPGA芯片控制信号与三极管的基极相连,根据FPGA芯片温度的高低,FPGA芯片的控制端口产生使能信号控制引三极管的通断,实现热电制冷片的自适应控制,按照两种不同的散热路径工作,避免了热电制冷片存在的热量饱和及功耗高;本发明散热装置简单,成本低,适用于FPGA信号处理板等集成密度高、发热量大、结构紧凑的电路板上的高热流密度元器件的散热。

    一种基于ADC的开机确定性延时系统及方法

    公开(公告)号:CN108233906B

    公开(公告)日:2021-03-16

    申请号:CN201810123329.5

    申请日:2018-02-07

    IPC分类号: H03K17/28 H03M1/10 H03M1/12

    摘要: 本发明公开了一种基于ADC的开机确定性延时系统及方法,涉及时间校准技术领域,包括:参考时钟源与功分器连接,功分器与频率综合器和模拟开关连接,频率综合器与ADC和相参同步地址发生器连接,模拟开关与目标信号输入端口和ADC连接,ADC与缓存器连接,缓存器与出厂校准存储器、所述延时数值计算模块和延时补偿模块连接,相参同步地址发生器与出厂校准存储器连接,出厂校准存储器与延时数值计算模块连接,延时数值计算模块与延时补偿模块连接;本发明优点在于:在系统开机后进行自校准,使得系统中数据链路的延时在每次开机后均保持不变,从而保证了相控阵系统的测距精度,且不需增加复杂的硬件校正网络、设备量和硬件成本。

    一种基于时分复用的微波光子正交解调方法及系统

    公开(公告)号:CN110535533B

    公开(公告)日:2020-09-25

    申请号:CN201910695722.6

    申请日:2019-07-30

    IPC分类号: H04B10/67 H04B10/69 H04B10/54

    摘要: 本发明公开了一种基于时分复用的微波光子正交解调方法及系统,属于微波信号处理技术领域,包括以下步骤:S1:对射频信号与本振信号进行正交下变频;S2:将两路正交中频光信号合为一路;S3:将光信号转换为数字信号;S4:得到数字基带信号。本发明将解调后的I、Q光信号通过光延时合路合并为一路光信号进行光电转换、滤波放大和模数转换,并在数字域对合为一路的I、Q信号进行分路和延时对齐;通过对输入信号进行开窗处理,避免I、Q两路信号在合为一路时产生时域交叠互相干扰;对于连续信号处理的需求,通过划分多个时间窗口在多条接收通道上分别接收后进行数字化的时域拼接实现,抑制了宽带信号正交解调的I、Q不平衡。

    一种数字阵列雷达DAM接收数字电路测试系统

    公开(公告)号:CN105548864A

    公开(公告)日:2016-05-04

    申请号:CN201610082893.8

    申请日:2016-02-03

    IPC分类号: G01R31/317 G01S7/40

    摘要: 本发明公开了一种包括电源装置、测试信号源、时钟源,以及计算机,测试信号源为待测试的接收数字电路板提供待测试信号,改进点在于,还包括功分器、测试夹具、光纤转接板,功分器将待测试信号功分为多路信号提供给测试夹具,电源装置和时钟源也接到测试夹具,测试夹具将待测试信号、时钟源提供的时钟和电源装置提供的电源通过提供给被测接收数字电路板,测试夹具受计算机控制,光纤转接板连接接收数字电路板和计算机。本发明具有以下优点:本发明设计的测试系统能够并行测试接收数字电路的多个通道的信噪比、噪声系数、通道隔离度以及通道间幅相一致性等指标,极大地提高了接收数字电路测试效率。