公开(公告)号：CN109905199A

公开(公告)日：2019-06-18

申请号：CN201711298199.0

申请日：2017-12-08

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  吴涛 ,  高鹏 ,  吴剑箫

IPC分类号： H04L1/00

摘要： 本发明提供一种非对称K码编解码的串行通信数据极性恢复方法，包括：对待发送数据流进行预处理，该处理在待发送数据流中间隔插入K码；对预处理后的数据流进行8/10B编码，获取正常编码数据；将K码映射为非对称的极性编码，与其余编码数据形成新的数据流，并将所述新的数据流发送至接收端；在接收端对接收数据流的编码极性进行检测，将极性反转的数据进行恢复；本发明解决了数据极性问题，提高了信道的容错能力，可以有效解决高速Serdes数据通路中极性反转的情况，有效纠正数据通路中的极性错误，同时保留8/10B编码的DC平衡特性，尤其适用于对控制信息的使用要求不高、不需要完整使用标准8/10B编码中所有K码形态的情况。

公开(公告)号：CN105354160B

公开(公告)日：2018-07-03

申请号：CN201510649119.6

申请日：2015-10-09

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  吴涛 ,  高鹏

IPC分类号： G06F13/40

摘要： 本发明提供一种速率可配式FPGA片间通信的连接方法及系统，所述方法包括：通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；每一个所述FPGA芯片均配置连接状态写寄存器和通道速率写寄存器，分别用于根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制通过与各自FPGA芯片对外收发数据的数据传输速率进行匹配，最终实现对板间数据链路的开关控制。本发明兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本。

公开(公告)号：CN110618950B

公开(公告)日：2023-02-17

申请号：CN201810628386.9

申请日：2018-06-19

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  吴涛 ,  高鹏

IPC分类号： G06F13/16

摘要： 本发明提供一种异步FIFO读写控制电路，控制电路至少包括：FIFO存储器、第一时钟、第二时钟、第一逻辑链路、第二逻辑链路；FIFO存储器的写时钟域接入第一时钟，FIFO存储器的读时钟域接入第二时钟，且FIFO存储器的写指针接口与第一逻辑链路的第一端相连，第一逻辑链路的第二端与触发信号端相连，FIFO存储器的读指针接口与第二逻辑链路的第一端相连，第二逻辑链路的第二端与触发信号端相连；第一逻辑链路由第一数量个触发器串行组成，第二逻辑链路由第二数量个触发器串行组成，且第一逻辑链路比第二逻辑链路至少多两个触发器。应用本发明的实施例，能够精确控制读指针和写指针之间的延时时差，实现了FIFO存储器读写延时的最小化。

公开(公告)号：CN110704678A

公开(公告)日：2020-01-17

申请号：CN201910905263.X

申请日：2019-09-24

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 高鹏 ,  井怡 ,  汪宏 ,  吴剑箫

IPC分类号： G06F16/75 ,  G06F16/783

摘要： 本申请提供一种评估排序方法、评估排序系统、计算机装置及储存介质，包括：将视频利用视频提取方法生成视频片段；将所述视频片段利用视频动作分类模型抽取所述视频片段的视频片段特征；将所述视频片段特征输入到排序模型输出排序得分；根据所述排序得分得到排名，其中所述排名越高视频检测质量越高。解决了现有技术中评估方法因为缺少参照物往往并不准确，影响了最终的检测精确度的问题，可以得到更精确的视频动作检测的排名，使得更接近真实值的视频动作片段的排名更高，从而提高视频动作检测的效果。

公开(公告)号：CN110618950A

公开(公告)日：2019-12-27

申请号：CN201810628386.9

申请日：2018-06-19

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  吴涛 ,  高鹏

IPC分类号： G06F13/16

摘要： 本发明提供一种异步FIFO读写控制电路，控制电路至少包括：FIFO存储器、第一时钟、第二时钟、第一逻辑链路、第二逻辑链路；FIFO存储器的写时钟域接入第一时钟，FIFO存储器的读时钟域接入第二时钟，且FIFO存储器的写指针接口与第一逻辑链路的第一端相连，第一逻辑链路的第二端与触发信号端相连，FIFO存储器的读指针接口与第二逻辑链路的第一端相连，第二逻辑链路的第二端与触发信号端相连；第一逻辑链路由第一数量个触发器串行组成，第二逻辑链路由第二数量个触发器串行组成，且第一逻辑链路比第二逻辑链路至少多两个触发器。应用本发明的实施例，能够精确控制读指针和写指针之间的延时时差，实现了FIFO存储器读写延时的最小化。

公开(公告)号：CN106802876B

公开(公告)日：2019-06-21

申请号：CN201510844041.3

申请日：2015-11-26

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  蔡金池 ,  高鹏

IPC分类号： G06F13/42

CPC分类号： Y02D10/14 ,  Y02D10/151

摘要： 本发明提供一种在高速Serdes中实现对端自协商功能的方法，采用轮询的方式发送自定义编码TS2序列，通过对端数据的收发过程，自动协商出可支持双工的数据通路；关闭接收端无法锁定的链路所对应的发送端，即关闭无法锁定的数据通路，最终选出支持全双工模式的不同的链路。本发明的在高速Serdes中实现对端自协商功能的方法可自动协商出X1、X2、X4等不同的满足速率要求的链路模式，自动关闭无法锁定的数据通路，有效降低了Serdes整体的系统功耗；所用协商码流TS1，TS2为自定义编码，协商过程不受特定数据格式影响，数据总线具备较强的复用性。

公开(公告)号：CN110704678B

公开(公告)日：2022-10-14

申请号：CN201910905263.X

申请日：2019-09-24

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 高鹏 ,  井怡 ,  汪宏 ,  吴剑箫

IPC分类号： G06F16/75 ,  G06F16/783

摘要： 本申请提供一种评估排序方法、评估排序系统、计算机装置及储存介质，包括：将视频利用视频提取方法生成视频片段；将所述视频片段利用视频动作分类模型抽取所述视频片段的视频片段特征；将所述视频片段特征输入到排序模型输出排序得分；根据所述排序得分得到排名，其中所述排名越高视频检测质量越高。解决了现有技术中评估方法因为缺少参照物往往并不准确，影响了最终的检测精确度的问题，可以得到更精确的视频动作检测的排名，使得更接近真实值的视频动作片段的排名更高，从而提高视频动作检测的效果。

公开(公告)号：CN108923884B

公开(公告)日：2021-02-23

申请号：CN201810614503.6

申请日：2018-06-14

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  吴涛 ,  高鹏

IPC分类号： H04L1/00

摘要： 本发明提供一种PCS评估系统，应用于PCS评估领域，包括：编码模块，用于接收外部激励模块发送的激励码流；扰码模块，用于对编码码流进行扰码处理；处理模块，用于对扰码处理后的编码码流进行纠错等处理后得到处理后码流；评估模块，用于在第一时间段内对处理后码流针对其中的0进行统计得到的第一个数、针对其中的1统计得到的第二个数，针对连续0的进行统计得到第三个数和连续1进行统计得到的第四个数，并对PCS系统进行直流平衡性能和跳变性能的评估；输出模块，用于将评估模块的评估结果对外发送。应用本发明实施例，通过定量测算的方式解决了现有技术中在设计早期难以发现的，由PCS的DC不平衡以及连续0和连续1导致PMA传输能力下降的问题。

公开(公告)号：CN106991027B

公开(公告)日：2020-04-28

申请号：CN201710217905.8

申请日：2017-04-05

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  高鹏 ,  吴涛

IPC分类号： G06F11/273

摘要： 本发明提供一种基于SERDES协议验证的检查器、功能验证系统及方法，包括：被测设计模块；发送指令的指令收发模块；对编码的被测数据流进行解码的解码模块；存储非编码数据的存储模块；以及读取非编码数据并进行功能验证的检验模块。接收被测数据流，若为编码数据则进行解码处理得到非编码数据，同时输出码流中所含的控制字信息，若为非编码数据则直接接收；存储非编码数据；读取非编码数据，并根据外部指令对非编码数据进行功能验证。本发明可复用于任一被测设计模块的数据输出端口，支持多种码流序列或不同帧格式的数据包的验证，支持对编码/非编码功能模块的验证，提高了验证的灵活性和不同设计复用性，降低实现成本，同时提高了验证的功能覆盖率。

公开(公告)号：CN107271882B

公开(公告)日：2019-07-26

申请号：CN201710464343.7

申请日：2017-06-19

申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

发明人： 王鹏 ,  高鹏 ,  吴涛

IPC分类号： G01R31/28 ,  G01R31/317

摘要： 本发明提供一种基于ASIC验证的旁路验证系统及方法，包括：转接设计单元连接各单元，为各单元提供信号传输通路；激励逻辑设计单元通过转接设计单元与目标逻辑单元形成时钟通路；待测设计单元通过转接设计单元与激励逻辑设计单元形成测试激励源通路；待测设计单元通过转接设计单元与目标逻辑单元形成旁路数据通路；待测设计单元所需的测试激励源的协议与激励逻辑设计单元输出的测试激励源的协议一致。本发明在保留原有逻辑单元之间信息识别和加密认证的前提下，搭载激励源数据，通过旁路数据通路的方式对待测设计单元进行功能验证，简化了验证流程，提高了验证的效率，降低了实现成本。