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公开(公告)号：CN105049057B
公开(公告)日：2018-04-20
申请号：CN201510504485.2
申请日：2015-08-17
IPC分类号： H03M13/09
摘要： 本发明提供的一种面向128位并行输入的CRC‑32校验电路，通过基于预处理矩阵的硬件电路对4组32位并行数据分别进行编码，对CRC寄存器中的CRC值进行多级编码操作。将得到的各级编码结果分别与4组并行数据的预处理结果进行异或运算，在整数字节编码模块中对数据和各级CRC值编码结果进行进一步编码运算得到非整字的编码结果，最终通过next_crc选择模块选择出最终的编码结果，通过反相器得到CRC值，通过比较器得到校验结果。在不增加硬件成本、不降低整体系统性能的基础上，提供了高效率的CRC编解码电路，大大提高了实时处理数据的速度和数据传输效率，能够实现对128位以内的8*N位并行数据的CRC编码校验。
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公开(公告)号：CN105511984A
公开(公告)日：2016-04-20
申请号：CN201510847833.6
申请日：2015-11-27
IPC分类号： G06F11/14
CPC分类号： G06F11/1415 , G06F11/1435
摘要： 本发明公开了一种基于主动链接备份数据的处理器容错结构及方法，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；该容错结构对源操作数和目标操作数进行动态监测，若源操作数和目标操作数相等且存储地址不同，则为两者建立备份链接，并将链接关系存储在增强型寄存器文件REF中；指令执行过程中同时对源操作数及源、目标操作数的链接关系进行读取，若某个源操作数出现错误时，则利用其对应的备份链接关系，读取与源操作数相同的备份数据进行后续的处理器操作。本发明公开的处理器结构通过动态维护数据备份链接关系表，充分利用了不同寄存器单元中的数据冗余备份，提高了处理器的可靠性。
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公开(公告)号：CN105511984B
公开(公告)日：2018-04-20
申请号：CN201510847833.6
申请日：2015-11-27
IPC分类号： G06F11/14
摘要： 本发明公开了一种基于主动链接备份数据的处理器容错结构及方法，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；该容错结构对源操作数和目标操作数进行动态监测，若源操作数和目标操作数相等且存储地址不同，则为两者建立备份链接，并将链接关系存储在增强型寄存器文件REF中；指令执行过程中同时对源操作数及源、目标操作数的链接关系进行读取，若某个源操作数出现错误时，则利用其对应的备份链接关系，读取与源操作数相同的备份数据进行后续的处理器操作。本发明公开的处理器结构通过动态维护数据备份链接关系表，充分利用了不同寄存器单元中的数据冗余备份，提高了处理器的可靠性。
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公开(公告)号：CN105099466A
公开(公告)日：2015-11-25
申请号：CN201510504163.8
申请日：2015-08-17
IPC分类号： H03M13/09
摘要： 本发明提供一种用于128位并行数据的CRC校验矩阵生成方法，减少了级联结构带来的链路延迟，实现高速串行通信中接收或发送数据的实时校验，用于128位并行数据的CRC校验矩阵的生成方法。该方法提供了直接对128并行数据进行CRC编解码的校验矩阵，从而避免使用延时较大的级联结构，提高了128位并行数据的CRC编解码效率，实现高速串行通信中接收或发送数据的实时校验。基于该校验矩阵的CRC电路可以用于PCIe 3.0物理层中的128位并行数据的实时CRC校验，保证了数据的高效率传输。
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公开(公告)号：CN105680830B
公开(公告)日：2018-07-24
申请号：CN201610008589.9
申请日：2016-01-07
IPC分类号： H03K5/1252
摘要： 本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2 N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多时钟互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。
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公开(公告)号：CN105957557A
公开(公告)日：2016-09-21
申请号：CN201610286196.4
申请日：2016-05-03
IPC分类号： G11C29/18
CPC分类号： G11C29/18
摘要： 本发明提供一种面向指令存储器的可靠性评估方法，通过统计和分析编译后应用程序中的指令类型及寻址模式，可用于各类应用程序的可靠性统计分析。本发明根据指令集体系结构ISA的定义，将指令字的二进制编码分为有效位和无效位两类，并且基于指令无效位发生翻转时不影响可靠性这一客观事实进行逐条指令的可靠性建模，定义了可靠性为未发生错误翻转，和/或所有的错误翻转皆发生在无效位中，从而在可靠性建模过程中考虑了当指令无效位发生翻转并不影响指令可靠性的客观事实，最后归一化后的程序指令可靠性进行指令存储器的MTTF评估。同时采用以应用程序中所有指令为基准对可靠性进行归一化处理，充分衡量高频指令对指令存储器MTTF的影响。
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公开(公告)号：CN105680830A
公开(公告)日：2016-06-15
申请号：CN201610008589.9
申请日：2016-01-07
IPC分类号： H03K5/1252
CPC分类号： H03K5/1252
摘要： 本发明提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多路互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。
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公开(公告)号：CN105957557B
公开(公告)日：2018-12-25
申请号：CN201610286196.4
申请日：2016-05-03
IPC分类号： G11C29/18
摘要： 本发明提供一种面向指令存储器的可靠性评估方法，通过统计和分析编译后应用程序中的指令类型及寻址模式，可用于各类应用程序的可靠性统计分析。本发明根据指令集体系结构ISA的定义，将指令字的二进制编码分为有效位和无效位两类，并且基于指令无效位发生翻转时不影响可靠性这一客观事实进行逐条指令的可靠性建模，定义了可靠性为未发生错误翻转，和/或所有的错误翻转皆发生在无效位中，从而在可靠性建模过程中考虑了当指令无效位发生翻转并不影响指令可靠性的客观事实，最后归一化后的程序指令可靠性进行指令存储器的MTTF评估。同时采用以应用程序中所有指令为基准对可靠性进行归一化处理，充分衡量高频指令对指令存储器MTTF的影响。
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公开(公告)号：CN105099466B
公开(公告)日：2018-04-17
申请号：CN201510504163.8
申请日：2015-08-17
IPC分类号： H03M13/09
摘要： 本发明提供一种用于128位并行数据的CRC校验矩阵生成方法，减少了级联结构带来的链路延迟，实现高速串行通信中接收或发送数据的实时校验，用于128位并行数据的CRC校验矩阵的生成方法。该方法提供了直接对128并行数据进行CRC编解码的校验矩阵，从而避免使用延时较大的级联结构，提高了128位并行数据的CRC编解码效率，实现高速串行通信中接收或发送数据的实时校验。基于该校验矩阵的CRC电路可以用于PCIe 3.0物理层中的128位并行数据的实时CRC校验，保证了数据的高效率传输。
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公开(公告)号：CN105049057A
公开(公告)日：2015-11-11
申请号：CN201510504485.2
申请日：2015-08-17
IPC分类号： H03M13/09
摘要： 本发明提供的一种面向128位并行输入的CRC-32校验电路，通过基于预处理矩阵的硬件电路对4组32位并行数据分别进行编码，对CRC寄存器中的CRC值进行多级编码操作。将得到的各级编码结果分别与4组并行数据的预处理结果进行异或运算，在整数字节编码模块中对数据和各级CRC值编码结果进行进一步编码运算得到非整字的编码结果，最终通过next_crc选择模块选择出最终的编码结果，通过反相器得到CRC值，通过比较器得到校验结果。在不增加硬件成本、不降低整体系统性能的基础上，提供了高效率的CRC编解码电路，大大提高了实时处理数据的速度和数据传输效率，能够实现对128位以内的8*N位并行数据的CRC编码校验。
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