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公开(公告)号：CN110688867A
公开(公告)日：2020-01-14
申请号：CN201910873527.8
申请日：2019-09-12
申请人： 兆讯恒达微电子技术(北京)有限公司
摘要： 本发明实施例涉及一种提高磁条卡读卡器信息同步的方法，其特征在于，所述方法包括：初始化同步信号计数器，获取相似信号计数下限、第一幅值比例；获取第一帧同步前导零数据信号；提取第一、第二信号波形；设置第一信号第一、二、三、四时间点，第一信号正、负幅值时间点；设置第二信号第一、二、三、四时间点，第二信号正、负幅值时间点；进行波形振幅相似比较操作；进行半波形时间相似比较操作；进行第一上下沿波形时间相似比较操作；进行第二上下沿波形时间相似比较操作；读卡器将同步信号计数器的值加1；提取第三信号波形直至最后；在当同步信号计数器的值大于或等于相似信号计数下限的值时向上位机发送同步成功信息。
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公开(公告)号：CN102882520B
公开(公告)日：2015-09-02
申请号：CN201210372151.0
申请日：2012-09-28
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： H03L7/18
摘要： 本发明公开了一种基于sigma-delta锁相环的时钟分频装置和方法，该方法为：分频控制器产生分频控制信号，分别控制分频因子产生器中的两个并联sigma-delta调制器产生相应的小数分频因子，并与分频控制器产生的整数分频因子相加，来改变锁相环中多模分频器的分频比，实现对参考时钟的任意数分频，锁相环输出频率为参考时钟与该分频比相乘的积。其消除由于切换整数造成的较大时钟抖动，避免sigma-delta调制器输出的大范围变化，加速锁相环输出频率的锁定，从而提升锁相环输出时钟信号的性能。
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公开(公告)号：CN103095339A
公开(公告)日：2013-05-08
申请号：CN201110344184.X
申请日：2011-11-04
申请人： 兆讯恒达微电子技术(北京)有限公司
摘要： 本发明为一种电力线通信数据处理方法和系统及设备。该系统包括发射机和接收机；所述发射机包括第一峰值检测模块，用于进行峰值点检测和电压峰值点预测；信道编码模块，用于对信道编码；调制模块，用于对编码输出的比特流数据进行调制；发射前端模块，用于检测得到的峰值时间点开始发射电力线通信数据并持续时间T。接收机包括第二峰值检测模块，用于电压峰值点检测和峰值点预测；信道解码模块，用于进行信道解码；解调模块，用于对解调信号进行解调；接收前端模块，用于检测峰值时间点接收电力线通信数据并持续时间T，同步后传送至解调模块进行解调。其显著提高了电力线通信的带宽，增加了通信中可用的载波数目。
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公开(公告)号：CN102969553A
公开(公告)日：2013-03-13
申请号：CN201210515048.7
申请日：2012-12-04
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： H01P5/10
摘要： 本发明提供了一种巴伦器。其第一电容元件连接第一端及第六端，第一电感元件连接第一端及第五端，第二电感元件连接第二端及第四端，第二电容元件连接第二端及第五端，第三电容元件连接第三端及第五端。第一端、第二端及第三端均为输入输出端，第一端与第二端同时作为输入端或输出端，第四端为直流稳压源输入端，第五端为线路连接端，第六端为接地端。相对传统的巴伦器，具有更为精简的拓扑结构，大大降低射频装置的成本，而性能与传统巴伦器一样。
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公开(公告)号：CN110688864A
公开(公告)日：2020-01-14
申请号：CN201910870215.1
申请日：2019-09-12
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： G06K7/08
摘要： 本发明实施例涉及一种磁条卡读卡器差分解码方法，其特征在于，所述方法包括：获取磁条数据的数字电平信号；根据数字电平信号按时间顺序以前后相邻两次持续电平信号反转的时间点为起始和结束时间做电平信号持续时间提取操作生成信号时间序列；对信号时间序列进行信号时间均值计算生成均值信号时间；对信号时间序列中相邻的信号时间进行差分计算生成差分时间序列；根据差分时间序列进行差分门限参数计算操作生成差分时间负门限、差分时间正门限；根据差分时间负门限、差分时间正门限、均值信号时间、信号时间序列，利用差分时间序列进行信号解码操作，生成第一编码序列；根据第一编码序列，对第一编码序列进行半1比特融合处理，生成第二编码序列。
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公开(公告)号：CN110633588A
公开(公告)日：2019-12-31
申请号：CN201910873771.4
申请日：2019-09-12
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： G06K7/00
摘要： 本发明实施例涉及一种磁条卡读卡器的噪声识别方法，其特征在于，所述方法包括：获取磁条数据的第一帧数据信号；初始化噪声信号计数器，获取噪声信号计数上限、噪声时差下限、噪声幅差下限；提取第一信号波形、第一相邻信号波形；根据噪声时差下限对第一信号波形进行波形时间检查操作生成第一噪声检查结果；波形时间检查成功之后根据噪声幅差下限对第一信号波形进行波形幅差检查操作生成第二噪声检查结果；波形幅差检查成功之后对第一信号波形进行信号解码操作；继续提取第二信号、相邻信号波形直至最后。当波形时间或波形幅差检查失败，将噪声信号计数器加1并对第一信号波形做噪声标记；当噪声信号计数器大于噪声信号计数上限时退出信号解析。
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公开(公告)号：CN110471482A
公开(公告)日：2019-11-19
申请号：CN201910739662.3
申请日：2019-08-12
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： G05F1/625
摘要： 本发明实施例涉及一种电压校准方法和校准电路，所述方法包括：将芯片内部的待调基准电压接入放大器的正极输入端，将放大器的输出端接入放大器的负极输入端，形成闭环放大电路；将放大器输出端的输出电压信号经电压电流转换处理电路转换为第一电流信号，并通过电流镜像电路输出为检测电流信号；将检测电流信号的电流值与基准电流值进行比较，得到电压校准的调整参数；根据电压校准的调整参数调整电压电流转换处理电路，用以调整第一电流信号，使得作为第一电流信号的镜像电流的检测电流信号的电流值与基准电流值相等；放大器输出端的输出电压信号随第一电流信号的调整而调整，使得输入放大器正极输入端的待调基准电压随输出电压信号同步调整校准。
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公开(公告)号：CN110365335A
公开(公告)日：2019-10-22
申请号：CN201910739666.1
申请日：2019-08-12
申请人： 兆讯恒达微电子技术(北京)有限公司
摘要： 本发明实施例涉及一种用于工艺过程中的时钟的校准方法和校准电路，所述校准方法包括：片内时钟校准电路接入外部输入的参考时钟方波信号；片内时钟校准电路对所述参考时钟方波信号的高电平进行计数，并同时对内部振荡器产生的片内时钟信号进行计数；当外部输入的参考时钟方波信号的数量达到所述时钟计数阈值时，停止所述计数，并获取当前片内时钟信号的计数值；比较片内时钟信号的计数值与所述时钟计数阈值；如果所述片内时钟信号的计数值大于或小于所述时钟计数阈值，调整内部振荡器的电流以调整内部振荡器的校准控制字，从而对所述片内时钟进行校准。
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公开(公告)号：CN107273756A
公开(公告)日：2017-10-20
申请号：CN201710270826.3
申请日：2017-04-24
申请人： 兆讯恒达微电子技术(北京)有限公司
摘要： 本发明提供了一种实一种F2F解码芯片中的安全信息防护装置包括MCU，用于控制攻击检测电路及安全保护电路的开闭，配置多种攻击检测类型的开闭，响应安全保护电路的攻击中断信号并回读攻击类型；攻击检测电路，由至少一个传感器装置组成，并与安全保护电路的交互控制，用于识别攻击信号；安全保护电路，用于与MCU、攻击检测电路的信息交互，内置关键信息防护区，用于接到所述攻击检测电路发出的攻击信号后，生成攻击中断信号并发给所述MCU，并对所述关键信息防护区内容的读取并执行擦除处理。其在芯片被攻击时可以起到有效保护作用。
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公开(公告)号：CN107196651A
公开(公告)日：2017-09-22
申请号：CN201710273823.5
申请日：2017-04-24
申请人： 兆讯恒达微电子技术(北京)有限公司
IPC分类号： H03L7/099
摘要： 本发明提供了一种应用于F2F解码芯片中的片上时钟校准方法和装置。该装置包括MCU，用于控制钟校准电路的开闭，校准控制字向所述非易失型内存中回读/回写，并控制执行时钟校准流程；时钟校准电路，用于在所述MCU的控制下，并在环振电路的配合下，进行时钟校准；环振电路，用于在所述时钟校准电路的控制下，配合所述时钟校准电路，按照校准控制字进行时钟频率调整；所述非易失型内存，用于存储默认时钟校准值。其采用片内校准装置，测试简单，无需外围电路，测试时间短，适用于大规模生产。
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