引线框架及其形成方法、芯片封装方法

    公开(公告)号:CN105206534B

    公开(公告)日:2019-06-07

    申请号:CN201410277040.0

    申请日:2014-06-19

    Abstract: 本发明提供了一种引线框架及其形成方法、芯片封装方法,其中,所述引线框架具有用于放置芯片的位置,所述引线框架的形成方法包括:提供基片;去除所述基片的一部分形成预留空间,从而形成第一结构;对所述第一结构进行冲压,所述第一结构延展至所述预留空间,形成第二结构;对所述第二结构和所述基片进行修整,分别形成第三结构和第四结构,所述第三结构和第四结构在芯片位置的相对侧具有不在同一平面的表面,所述第三结构的厚度小于第四结构的厚度。本发明的引线框架所形成的封装体厚度小。

    引线框架及其形成方法、芯片封装方法

    公开(公告)号:CN105206534A

    公开(公告)日:2015-12-30

    申请号:CN201410277040.0

    申请日:2014-06-19

    Abstract: 本发明提供了一种引线框架及其形成方法、芯片封装方法,其中,所述引线框架具有用于放置芯片的位置,所述引线框架的形成方法包括:提供基片;去除所述基片的一部分形成预留空间,从而形成第一结构;对所述第一结构进行冲压,所述第一结构延展至所述预留空间,形成第二结构;对所述第二结构和所述基片进行修整,分别形成第三结构和第四结构,所述第三结构和第四结构在芯片位置的相对侧具有不在同一平面的表面,所述第三结构的厚度小于第四结构的厚度。本发明的引线框架所形成的封装体厚度小。

    一种提高微型低电容保护器件功率耐量的结构设计

    公开(公告)号:CN102110619A

    公开(公告)日:2011-06-29

    申请号:CN200910259981.0

    申请日:2009-12-24

    Inventor: 淮永进

    Abstract: 随着通讯设备传输速度的不断加快,数据线保护器件电容越来越小,但功率耐量仍然较高,传统的加工结构已无法达到设计要求。尽管将瞬态电压抑制芯片和低电容器件芯片集成在同一芯片上可减少芯片占有空间,但功率耐量将受到损失。一种提高微型低电容保护器件功率耐量的结构设计所采用一组瞬态电压抑制(TVS)芯片同低电容器件独立设计,采用如附图的结构封装,芯片加工难度大大减小,并可适当加大TVS面积,同低电容器件装配在同一微型封装体内,解决了低电容高功率的矛盾。

    一种双向超低电容瞬态电压抑制器及其制作方法

    公开(公告)号:CN106158851B

    公开(公告)日:2022-11-11

    申请号:CN201610797085.X

    申请日:2016-08-31

    Inventor: 周源 淮永进 徐远

    Abstract: 本发明涉及一种双向超低电容TVS及其制作方法。该TVS包括:第一导电类型的半导体衬底;第二导电类型的第一外延层;第一导电类型的第三外延层;在第一外延层和第三外延层之间形成的第二导电类型的第一埋层;在第三外延层中与第一埋层相对形成的第二导电类型的第一掺杂区;在第三外延层中形成的第一导电类型的第二掺杂区,其中第二掺杂区与第一埋层不相对;第一沟槽,其中第一沟槽自第三外延层表面延伸至半导体衬底内;第二沟槽,其中第二沟槽自第三外延层表面延伸穿过第三外延层;第一绝缘介质,填充在第一沟槽和第二沟槽中;第三沟槽,第三沟槽自第三外延层表面延伸穿过第一埋层至第一外延层内;有源区,其由在第三沟槽中填充的原位多晶硅并退火形成。

    一种双向超低电容瞬态电压抑制器及其制作方法

    公开(公告)号:CN106169508A

    公开(公告)日:2016-11-30

    申请号:CN201610798002.9

    申请日:2016-08-31

    Inventor: 周源 淮永进 徐远

    Abstract: 本发明涉及一种双向超低电容TVS及其制作方法,该TVS包括:第一导电类型的半导体衬底;第二导电类型的第一外延层;第一导电类型的第一埋层,该第一埋层自第一外延层表面延伸至其内,第一埋层所环绕的第一外延层的区域为隔离岛;在隔离岛内形成的第一导电类型的第三埋层,其延伸进入第一外延层;形成第一导电类型的第三外延层;在隔离岛内形成的第二导电类型的隔离,其从第三外延层表面延伸进入第一外延层;第一导电类型的第一掺杂区,形成在第三埋层上方的第三外延层中;第一导电类型的第二掺杂区,包括与隔离接触的第二掺杂区和由隔离所环绕的区域内的第二掺杂区;第二导电类型的第三掺杂区,形成在第一掺杂区环绕的第三外延层中。

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