-
公开(公告)号：CN114911738B
公开(公告)日：2022-11-11
申请号：CN202210510990.8
申请日：2022-05-11
申请人： 北京云枢创新软件技术有限公司 , 上海合见工业软件集团有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于信号相位的FPGA管脚复用方法、电子设备和介质，包括步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S1，S2,…SN},Sn＝{An,Rn,Tn,Pn,an,bn}；步骤S2、若同时满足第n信号集与第n‑1信号集的相位差Pn‑Pn‑1>(Rn‑1*bn‑1+an‑1)*T，第N信号集与第一信号集的相位差PN‑P1
-
公开(公告)号：CN114911738A
公开(公告)日：2022-08-16
申请号：CN202210510990.8
申请日：2022-05-11
申请人： 北京云枢创新软件技术有限公司 , 上海合见工业软件集团有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于信号相位的FPGA管脚复用方法、电子设备和介质，包括步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S1，S2,…SN},Sn＝{An,Rn,Tn,Pn,an,bn}；步骤S2、若同时满足第n信号集与第n‑1信号集的相位差Pn‑Pn‑1>(Rn‑1*bn‑1+an‑1)*T，第N信号集与第一信号集的相位差PN‑P1
-
公开(公告)号：CN114911737B
公开(公告)日：2022-12-27
申请号：CN202210510989.5
申请日：2022-05-11
申请人： 北京云枢创新软件技术有限公司 , 上海合见工业软件集团有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于信号频率的FPGA管脚复用方法、电子设备和介质，包括步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S1，S2,…SN},Sn＝{An,Rn,Tn,Fn,an,bn}；步骤S2、若满足则执行步骤S3，其中n＝1时，Rn/Rn‑1取值为1；步骤S3、将an个时钟域标识和/或校验标识添加至bn个An中，生成An’，将{A1’，A2’,…AN’}复用第一FPGA管脚发送至第二FPGA管脚。本发明基于信号集频率对应的约束条件，在不增加信号延迟的情况下提高了FPGA管脚的复用率。
-
公开(公告)号：CN114911737A
公开(公告)日：2022-08-16
申请号：CN202210510989.5
申请日：2022-05-11
申请人： 北京云枢创新软件技术有限公司 , 上海合见工业软件集团有限公司
IPC分类号： G06F13/40
摘要： 本发明涉及一种基于信号频率的FPGA管脚复用方法、电子设备和介质，包括步骤S1、获取FPGA的TDM高速时钟周期T，芯片设计的N个信号集信息{S1，S2,…SN},Sn＝{An,Rn,Tn,Fn,an,bn}；步骤S2、若满足则执行步骤S3，其中n＝1时，Rn/Rn‑1取值为1；步骤S3、将an个时钟域标识和/或校验标识添加至bn个An中，生成An’，将{A1’，A2’,…AN’}复用第一FPGA管脚发送至第二FPGA管脚。本发明基于信号集频率对应的约束条件，在不增加信号延迟的情况下提高了FPGA管脚的复用率。
-
公开(公告)号：CN117632836A
公开(公告)日：2024-03-01
申请号：CN202210985665.7
申请日：2022-08-17
申请人： 上海合见工业软件集团有限公司
IPC分类号： G06F15/163
摘要： 本发明涉及电子设计技术领域，具体涉及一种基于多FPGA芯片的数据传输系统，该系统包括N个互联的FPGA芯片，每个FPGA包括若干个预留I/O端口、至少一个时分复用的发送端和接收端，将FPGA芯片Fi中时分复用的发送端通过I/O端口与Fj中时分复用的接收端连接，且将Fj中时分复用的接收端通过Fj的I/O端口连接Fk中时分复用的接收端；在Fi通过Fj将信号转发给Fk时，高速串行信号通过I/O端口进入Fj中之后且在输入接收端之前，被分为两路，一路输入Fj中时分复用的接收端，另一路直接转发至Fk中时分复用的接收端，本发明所公开的方案不但减少了cable的使用，而且由于透传高速串行信号，引入的延时也非常小，能够提高系统的整体性能。
-
公开(公告)号：CN115114190B
公开(公告)日：2023-02-07
申请号：CN202210862503.4
申请日：2022-07-20
申请人： 上海合见工业软件集团有限公司
IPC分类号： G06F12/0866 , G06F12/0862 , G06F3/06 , G06F30/331
摘要： 本发明涉及一种基于预测逻辑的SRAM数据读取系统，包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，SRAM控制器用于触发所述读地址预测模块；读地址预测模块用于预测T_useri对应的M读地址，并在第i+1周期结束前从外接SRAM读取每一addrmi的数据datami存储至数据缓存器中；数据选择模块用于在T_useri+1获取在所SRAM控制器在T_useri发出的目标读地址addrxi,基于addrxi从数据缓存器中选择对应的目标读数据返回给所述SRAM控制器。本发明减小了用户最小周期，提高了FPGA中的用户最高运行频率。
-
公开(公告)号：CN115114190A
公开(公告)日：2022-09-27
申请号：CN202210862503.4
申请日：2022-07-20
申请人： 上海合见工业软件集团有限公司
IPC分类号： G06F12/0866 , G06F12/0862 , G06F3/06 , G06F30/331
摘要： 本发明涉及一种基于预测逻辑的SRAM数据读取系统，包括：SRAM控制器、读地址预测模块、数据缓存器、数据选择模块和FPGA的外接SRAM，SRAM控制器用于触发所述读地址预测模块；读地址预测模块用于预测T_useri对应的M读地址，并在第i+1周期结束前从外接SRAM读取每一addrmi的数据datami存储至数据缓存器中；数据选择模块用于在T_useri+1获取在所SRAM控制器在T_useri发出的目标读地址addrxi,基于addrxi从数据缓存器中选择对应的目标读数据返回给所述SRAM控制器。本发明减小了用户最小周期，提高了FPGA中的用户最高运行频率。
-
公开(公告)号：CN117350210B
公开(公告)日：2024-03-01
申请号：CN202311487550.6
申请日：2023-11-09
申请人： 上海合见工业软件集团有限公司
摘要： 本发明涉及EDA技术领域，特别是涉及一种时钟控制系统，其包括时钟控制单元和N个FPGA芯片；时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器；每个FPGA芯片包括用于发送停止全局时钟的请求信号的停时钟请求模块和控制FPGA芯片中全局时钟的启停的停时钟处理模块；当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个，实现灵活配置给不同的用户设计，不需要重新对硬件进行组装。
-
公开(公告)号：CN117350210A
公开(公告)日：2024-01-05
申请号：CN202311487550.6
申请日：2023-11-09
申请人： 上海合见工业软件集团有限公司
摘要： 本发明涉及EDA技术领域，特别是涉及一种时钟控制系统，其包括时钟控制单元和N个FPGA芯片；时钟控制单元包括一个全局时钟模块、N个时钟选择器和N个同步模块；全局时钟模块输出M个全局时钟，每个全局时钟分别接入每个时钟选择器；每个FPGA芯片包括用于发送停止全局时钟的请求信号的停时钟请求模块和控制FPGA芯片中全局时钟的启停的停时钟处理模块；当同一个用户设计配置K个目标FPGA芯片时，将接入K个目标FPGA芯片中停时钟请求模块的所有模块输入端配置为有效，通过配置时钟选择器将接入K个目标FPGA芯片中停时钟处理模块的所有全局时钟配置为同一个，实现灵活配置给不同的用户设计，不需要重新对硬件进行组装。
-
公开(公告)号：CN114578162A
公开(公告)日：2022-06-03
申请号：CN202210208808.3
申请日：2022-03-04
申请人： 上海合见工业软件集团有限公司
摘要： 本发明涉及一种连接器连通检测系统，包括按照预设的拓扑结构设置的多个连接器，所述连接器独立设置，或者与另一连接器组成连接器对，所述连接器对之间通过电缆连接，将每一电缆中一根预设的信号线设置为检测通道对应的信号线；每一所述连接器中布置有检测装置，所述检测装置包括驱动电路、接收电路、上拉电阻和VCCIO，所述上拉电阻一端与VCCIO连接，另一端与所述驱动电路和接收电路连接。本发明提高了硬件仿真平台中的连接器连通检测的效率和准确性。
-
-
-
-
-
-
-
-
-
搜索结果
11 条记录 (耗时 0.125 秒)