公开(公告)号：CN119476153A

公开(公告)日：2025-02-18

申请号：CN202510037624.9

申请日：2025-01-10

Applicant: 浙江美克生能源科技有限公司

Inventor： 赵健 ,  季永佳 ,  杨波

IPC: G06F30/331 ,  G06F9/50 ,  G06F115/02 ,  G06F111/10

Abstract: 本发明提供了一种片上系统部署数值模型的分析方法、装置、电子设备及介质，方法包括设计当前算法的至少一种部署架构；分别获取算法运行在第一部署架构中每个模块在ARM侧的运行耗时时间，和FPGA侧的运行相对耗时时间以及绝对耗时时间；获取算法运行在第一部署架构中ARM侧模块与FPGA侧模块的交互所消耗的时间；以时间约束阈值对总消耗时间进行约束；以资源上限对系统的资源消耗进行约束；基于第一部署架构的ARM侧内存与FPGA侧内存的交互次数、模块设置位置、系统的资源消耗以及总消耗时间，计算部署架构的设计复杂度；并选取设计复杂度最小的部署架构作为最终的部署架构方案。本发明能够充分发挥混合数值模型架构的性能并将算法加速效果最大化。

公开(公告)号：CN119442995A

公开(公告)日：2025-02-14

申请号：CN202411588913.X

申请日：2024-11-08

Applicant: 无锡亚科鸿禹电子有限公司

Inventor： 刘青青 ,  周斌 ,  杨滔

IPC: G06F30/331

Abstract: 本申请涉及一种支持多片FPGA软硬件通信方法、系统、设备及存储介质，涉及软硬件协同仿真领域。方法基于软硬件通信系统，软硬件通信系统包括测试平台单元、软件侧单元、软硬件通信单元和硬件FPGA单元，其中方法包括：软硬件通信单元创建通信模型；软件侧单元在仿真过程中通过API接口与测试平台单元进行数据交互，抓取信号数据；软件侧单元通过Adapter转换信号数据的格式；软件侧单元将转换后的信号数据传输到软硬件通信单元，根据通信模型确定对应的目标FPGA片；软硬件通信单元通过PCIE接口将转换后的信号数据传输到硬件FPGA单元。本申请的技术效果是：实现用户设计和多片FPGA之间准确的映射，使得软件和硬件之间可以准确传递数据，确保软硬件可以无缝协同工作。

公开(公告)号：CN119358482A

公开(公告)日：2025-01-24

申请号：CN202411942867.9

申请日：2024-12-27

Applicant: 北京汤谷软件技术有限公司

Inventor： 马飞

IPC: G06F30/331

Abstract: 本申请公开了一种原型验证方法及相关设备，包括：通过目标硬件描述语言设计RISC‑V处理器核心，其中，上述RISC‑V处理器核心包括指令解码单元、寄存器文件单元、算数逻辑及数据通路单元和外设模块集成单元；基于上述RISC‑V处理器核心进行测试和验证，以获取初步测试结果和仿真验证结果；在上述初步测试结果和上述仿真验证结果均满足预设要求的情况下，制作上述目标硬件描述语言对应的目标系统镜像文件；基于上述目标系统镜像文件在FPGA上进行上板验证与性能测试操作并验证上述RISC‑V处理器核心，以获取原型验证报告。

公开(公告)号：CN119272674A

公开(公告)日：2025-01-07

申请号：CN202411786774.1

申请日：2024-12-06

Applicant: 无锡亚科鸿禹电子有限公司

Inventor： 冯善亮

IPC: G06F30/331 ,  G06F30/34 ,  G06F115/02

Abstract: 本申请涉及一种生成式RISC‑V SoC的软硬件调试方法、系统、设备及存储介质，涉及RISC‑V SoC领域。其中方法包括：使用Chisel构建RISC‑V SoC生成器，RISC‑V SoC生成器包括参数化的模版文件；接收自定义参数更改信息，根据自定义参数更改信息更改模版文件得到RISC‑V SoC生成文件；通过编译工具编译RISC‑V SoC生成文件，生成RISC‑V SoC的Verilog RTL代码；当接收到软件仿真的指令时，利用Verilog RTL代码搭建软件仿真环境，根据软件仿真环境创建仿真顶层文件并进行软件仿真；当接收到FPGA原型验证的指令时，利用Verilog RTL代码搭建FPGA原型验证环境，根据FPGA原型验证环境创建顶层文件并进行FPGA原型验证。本申请的技术效果是：利用已完成定义的生成器框架，用户仅需改动简单参数即可生成自定义的RISC‑V SoC，提高了设计的灵活性和效率。

公开(公告)号：CN119150770A

公开(公告)日：2024-12-17

申请号：CN202411160805.2

申请日：2024-08-22

Applicant: 上海合见工业软件集团有限公司

Inventor： 谭英智 ,  杜礼新 ,  李旭 ,  陆嘉鋆

IPC: G06F30/331 ,  G06F30/34 ,  G06F9/54

Abstract: 本申请涉及芯片仿真技术领域，特别是涉及一种基于共享内存的协同仿真通讯系统，系统包括：测试平台、运行平台和FPGA芯片，运行平台用于通过内存映射函数创建第一内存和第二内存，第一内存包括第一子空间和第二子空间，第二内存包括第三子空间和第四子空间，第二子空间对应的第一环形缓冲区和第四子空间对应的第二环形缓冲区形成消息队列，测试平台用于将第一数据写入消息队列，以及从消息队列中读出第二数据，运行平台还用于从消息队列中读出第一数据，将第一数据发送给FPGA芯片，使用第一内存和第二内存进行数据传输，能够避免发生系统调用，提高数据传输的效率，在协同仿真场景下，提高测试平台和FPGA芯片之间的通讯效率。

公开(公告)号：CN119127786A

公开(公告)日：2024-12-13

申请号：CN202411029285.1

申请日：2024-07-30

Applicant: 北京清微智能科技有限公司

Inventor： 李新鹏 ,  左哲铭 ,  吕凌鹏 ,  李秀冬 ,  欧阳鹏

IPC: G06F16/11 ,  G06F13/42 ,  G06F30/331

Abstract: 本发明属于芯片仿真技术领域，具体公开了一种仿真过程中数据文件转换的方法。本发明提出的用于芯片仿真过程zmf文件与addr文件相互转换的方法，能够避免对多个zmf文件同时操作，不仅能够有效节省内存占用，也显著缩短了zmf文件与addr文件相互转换的时长。

公开(公告)号：CN119106643A

公开(公告)日：2024-12-10

申请号：CN202411052851.0

申请日：2024-08-01

Applicant: 深圳市国微电子有限公司

Inventor： 夏骞 ,  王迎磊 ,  夏翔杰 ,  廖焱

IPC: G06F30/331 ,  G06F115/02

Abstract: 本申请提供了一种用于异构芯片的原型验证系统及方法，该方法包括：控制终端结合待验证异构芯片的RTL代码和连接板的配置信息，生成对应于各FPGA板卡的网表文件，并将各网表文件发送至原型验证平台；原型验证平台根据各网表文件，向至少其中一个目标FPGA板卡发送控制指令；其中，控制指令用于通过目标FPGA板卡控制包括目标FPGA板卡在内的所有FPGA板卡分别基于对应的网表文件进入运行状态；原型验证平台根据处于运行状态的所有FPGA板卡的通信交互状态，生成待验证异构芯片的原型验证结果。通过本申请方案的实施，可以实现多个FPGA板卡之间的互联互通和硬件资源共享，在确保原型验证过程中功能点覆盖的全面性的同时，提高了异构芯片的原型验证效率。

公开(公告)号：CN118821689B

公开(公告)日：2024-11-19

申请号：CN202411312940.4

申请日：2024-09-20

Applicant: 中电科申泰信息科技有限公司

Inventor： 王啸卿 ,  魏江杰

IPC: G06F30/331 ,  G06F13/40 ,  G06F115/08

Abstract: 本发明属于芯片验证技术领域，特别涉及一种基于FPGA的异步PCIE接口验证模组及方法。包括：发送通路，在所述发送通路中，异步FIFO控制模块将PCIE接口控制模块发送过来的异步数据写到异步FIFO模块中，异步FIFO模块将异步数据同步到PCIE_PHY模块时钟域后，发送到位宽转换模块，位宽转换模块将转换后的数据发送到PCIE_PHY模块进行串行化，最后将串行化的数据传输到PCIE_PHY模块的Serdes发送TX差分通路上。本发明为了满足跨FPGA之间的时序要求，接口均采用异步设计，同时增加位宽转换逻辑以解决PCIE接口控制模块的数据有效位和FPGA平台物理媒体层之间的数据有效位不匹配的问题，提高了IP验证的复用率。

公开(公告)号：CN118690695B

公开(公告)日：2024-11-19

申请号：CN202411163966.7

申请日：2024-08-23

Applicant: 湖南泛联新安信息科技有限公司

Inventor： 请求不公布姓名

IPC: G06F30/331

Abstract: 本发明公开了一种网络中心架构的多FPGA仿真验证方法及系统，所有FPGA均接入仿真互连网络，仿真服务器通过管理配置网络获取可用的FPGA资源；读取编译DUT设计并划分映射到不同的FPGA上，划分块之间通过FPGA的多个高速SerDes端口之间的物理连接进行通信；对每片FPGA插入调试采样和通信端口逻辑；仿真服务器基于划分映射结果通过管理配置网络对仿真系统进行管理和配置；仿真服务器通过调试采样网络配置触发条件，当满足预设的采样触发条件时，对DUT的内部信号状态采样并存储，仿真服务器通过调试采样网络从存储设备中读取波形数据并反馈到用户界面。在实现仿真规模可扩展的同时保证仿真性能的稳定和调试能力。

公开(公告)号：CN118643773B

公开(公告)日：2024-11-08

申请号：CN202411073143.5

申请日：2024-08-06

Applicant: 中国人民解放军国防科技大学

Inventor： 许诺 ,  胡钇宏 ,  刘康 ,  潘炳征 ,  冯超超 ,  池雅庆 ,  薄子怡 ,  赵安宁 ,  谭承浩

IPC: G06F30/327 ,  G06F30/331 ,  G06F119/06

Abstract: 本发明公开了一种面向能耗优化的存内逻辑综合映射方法及系统，本发明方法包括将能耗信息作为面积参数，并使用综合工具以最小面积为目标，将输入的原始逻辑函数转化为由基本逻辑门的功能构成的综合后网表，从中获取可合并为复合逻辑门的候选基本逻辑门组合；筛选出合并后的复合逻辑门的能耗比该候选基本逻辑门组合中各个基本逻辑门的能耗之和更低的候选基本逻辑门组合作为待优化基本逻辑门组合并检查是否存在循环依赖，若不存在循环依赖则替换为复合逻辑门并调整网表结构，最终得到完成综合映射后的逻辑功能网表。本发明旨在实现面向低能耗计算的存内逻辑综合映射，降低被设计存内逻辑的能耗以适应低能耗供给的边缘计算场景的应用需求。