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公开(公告)号：CN118019439A
公开(公告)日：2024-05-10
申请号：CN202311844549.4
申请日：2023-12-28
申请人： 北京大学
IPC分类号： H10N70/00
摘要： 本发明提供易失型阻变器件的耐久性优化制备方法及易失型阻变器件，涉及易失型阻变器件技术领域，所述方法包括：在衬底上形成第一电极层；在第一电极层上涂覆光刻胶，对光刻胶进行曝光和显影以在第一电极层上形成图案区域；在图案区域上形成阻变层；在阻变层上形成第二电极层；去除光刻胶；方法还包括：在图案区域上形成界面层，界面层位于第一电极层与阻变层之间；和/或，在填充氩气和氧气的环境中按照预设氧分压范围形成阻变层；和/或，在含氧环境下退火预设时间。通过形成界面层的结构、控制氧分压在预设氧分压范围内、含氧环境下退火实现氧气退火这三种方式之一或组合，在没有外部激励电压的情况下，避免形成导电通道导致高阻态失效。
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公开(公告)号：CN117992713A
公开(公告)日：2024-05-07
申请号：CN202410076914.X
申请日：2024-01-18
申请人： 北京大学
摘要： 本发明提供一种注意力机制神经网络的向量内积运算处理方法及装置，应用于非易失存储器阵列，所述方法包括：获取第一待计算向量的属性信息，其中，属性信息用于表征第一待计算向量的维度大小和位宽；确定定点数最小位权所对应的电导值；基于第一待计算向量的属性信息和电导值，将第一待计算向量的位权值预存至非易失存储器阵列；基于电导值和所述位权值，对第一待计算向量和第二待计算向量进行向量内积计算，得到第一待计算向量和第二待计算向量的向量内积运算结果，其中，第一待计算向量和第二待计算向量为注意力机制神经网络中的待计算向量。本发明消除对非易失存储器的编程操作，从而提高计算速度以及减少能耗开销。
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公开(公告)号：CN117199094A
公开(公告)日：2023-12-08
申请号：CN202311191148.3
申请日：2023-09-15
申请人： 北京大学
IPC分类号： H01L27/146
摘要： 本发明公开一种UTBB图像传感器，涉及半导体器件及集成电路、图像传感领域；像素间浅槽隔离区包括从埋氧层的顶面的一个端部，向下延伸至衬底的内部，形成的第一隔离区；以及从埋氧层的顶面的另一个端部向下延伸至衬底的内部形成的第二隔离区；电极浅槽隔离区与第二隔离区间隔设置且电极浅槽隔离区从埋氧层的顶面向下延伸至阱的内部，形成的第三隔离区；阱电极在间隔区域；间隔区域为电极浅槽隔离区与第二隔离区之间的区域，且间隔区域内不含有埋氧层；晶体管和源扩展区相连接并设置在埋氧层的顶面；晶体管的一端与电极浅槽隔离区连接；源扩展区的一端与第一隔离区连接；本发明通过改善感光灵敏度和满阱容量，提高图像传感器件的成像效果。
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公开(公告)号：CN116089780A
公开(公告)日：2023-05-09
申请号：CN202310138432.8
申请日：2023-02-14
申请人： 北京大学
IPC分类号： G06F17/15 , G06F17/16 , G06N3/063 , G06N3/0464
摘要： 本公开提供了一种应用于存内计算芯片的数据处理方法、装置及设备。其中，该数据处理方法包括：转换当前输入数据为当前目标数据；响应于该当前目标数据，基于标准卷积层对该存内计算芯片对应的多个卷积层进行符合设定权重分配规则的权重分配；以及响应于该权重分配，通过该多个卷积层对该当前目标数据并行执行卷积处理。因此，基于上述数据处理可以显著提高非易失性存储器的时间利用率，从而实现具有超级流水线设计存内计算架构的存内计算芯片，以极大地提高基于非易失性存储器的存内计算加速器的吞吐量。
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公开(公告)号：CN115442545A
公开(公告)日：2022-12-06
申请号：CN202210989732.2
申请日：2022-08-17
申请人： 北京大学
IPC分类号： H04N5/369
摘要： 本公开提供了一种图像传感运算单元及其操作方法、图像传感运算器和电子设备。其中，图像传感运算单元包括第一感光单元以及第二感光单元，第二感光单元与第一感光单元串联，其中，第一感光单元在接收光照时的第一阈值电压变化方向，与第二感光单元在接收光照时的第二阈值电压变化方向相反，以实现光输入信号间的原位逻辑运算。因此，相对于现有技术，本公开实施例的图像传感运算单元能够直接在进行光电转换的同时实现原位的逻辑处理功能，使得图像传感运算单元直接输出代表相应逻辑运算结果的电信号，从而可以省略传统起逻辑处理作用的信号处理模块，有效降低系统的复杂度，提高光信号处理效率。
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公开(公告)号：CN112509624B
公开(公告)日：2022-11-01
申请号：CN202011468352.1
申请日：2020-12-14
申请人： 北京大学
IPC分类号： G11C13/00
摘要： 本发明公开了一种用于设置阻变存储器的电路及其操作方法，上述电路包括：阻变存储单元、第一电容以及第二电容。阻变存储单元包括：串联连接的阻变存储器和选择晶体管。阻变存储单元的输入端用于与位线连接，阻变存储单元的输出端用于与源线连接，选择晶体管的栅极用于与字线连接。第一电容并联连接于阻变存储单元的输入端。第二电容并联连接于阻变存储单元的输出端。阻变存储单元的输入端经由第一电容连接至地，阻变存储单元的输出端经由第二电容连接至地。该电路可以实现低功耗且快速的设置操作。
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公开(公告)号：CN111710356B
公开(公告)日：2022-07-05
申请号：CN202010472550.9
申请日：2020-05-29
申请人： 北京大学
摘要： 本发明公开了一种编码型闪存装置和编码方法，其中，编码型闪存装置包括：至少一个闪存阵列结构单元、多个比较器和多个加法器，至少一个闪存阵列结构单元中每个闪存阵列结构单元为3D NAND FLASH阵列结构单元，用于实现编码运算以生成闪存阵列结构单元的多条源线中每条源线上的源线电压；多个比较器中每个比较器与每条源线对应相连，用于将对应相连的每条源线的源线电压转换为二进制形式的输出结果；以及多个加法器中每个加法器与多个比较器中的至少2个比较器通过对应的每条源线相连，用于将至少2个比较器对应的至少两个输出结果进行加和运算。本发明的编码型闪存装置和编码方法可以实现高效且精确的全连接层或卷积层运算，从而实现深度神经网络。
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公开(公告)号：CN111627479B
公开(公告)日：2022-05-27
申请号：CN202010471843.5
申请日：2020-05-29
申请人： 北京大学
摘要： 本发明公开了一种编码型闪存装置、系统和编码方法，该编码型闪存装置包括：至少一个闪存阵列结构单元、多个灵敏放大器和多个加法器，至少一个闪存阵列结构单元中每个闪存阵列结构单元为3D NAND FLASH阵列结构单元；多个灵敏放大器中每个灵敏放大器与每个闪存阵列结构单元的每条源线对应相连，用于将对应相连的每条源线的源线电压转换为二进制形式的输出结果；多个加法器中每个加法器与每个闪存阵列结构单元的多个灵敏放大器通过对应的每条源线相连，用于将与每个闪存阵列结构单元对应的多个灵敏放大器的多个输出结果进行加和运算，以实现深度神经网络。本发明的编码型闪存装置输出单元设计简单，同时保证了编码运算的准确性。
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公开(公告)号：CN111564169B
公开(公告)日：2022-05-17
申请号：CN202010369772.8
申请日：2020-04-30
申请人： 北京大学
IPC分类号： G11C13/00
摘要： 一种三维垂直阻变存储器阵列及其操作方法、装置、设备及介质。该操作方法包括：选中三维垂直阻变存储器阵列中的特定阻变存储器作为选中单元进行编程操作。上述编程操作包括：在选中单元所在的字线、位线和选择线分别对应施加电压Vdd、0和Von1；在与选中单元对应不同选择线的第一非选中单元所在的选择线施加零电压；以及在与选中单元对应同一选择线的第二非选中单元对应的字线和位线中，除去选中单元所在字线和位线之外，其余字线施加电压V1，其余位线施加电压V2；其中，电压V1、V2满足：使得所有第二非选中单元的电压降均小于Vdd/2。在编程操作时克服了由于阻变存储器自身压降及对应的编程电压的涨落而导致的误编程操作。
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公开(公告)号：CN111445940B
公开(公告)日：2022-03-29
申请号：CN202010224515.5
申请日：2020-03-26
申请人： 北京大学
摘要： 本发明公开了一种编码型闪存结构及数据处理方法，该编码型闪存结构包括：输入模块、处理模块和输出模块，处理模块包括：闪存阵列，闪存阵列包括：W×B个浮栅晶体管和B条位线，W个浮栅晶体管沿第一方向排列构成一阵列子单元，B个阵列子单元在第二方向上排列构成闪存阵列，其中B≥2，W≥2；B条位线在第二方向上相互平行设置，每条位线在第一方向上与每个阵列子单元中的W个浮栅晶体管的每个浮栅晶体管的源极和/或漏极相连。本发明的编码型闪存结构实现了在同一位线上存在多个浮栅晶体管处于工作状态，极大地提高了晶体管阵列的利用效率，从而进一步提高了闪存结构的数据处理效率。
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