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公开(公告)号：CN118689766A
公开(公告)日：2024-09-24
申请号：CN202410742968.5
申请日：2024-06-07
Applicant: 北京开源芯片研究院
IPC: G06F11/36 , G06F12/0811
Abstract: 本申请实施例提供了一种缓存一致性测试方法、装置、电子设备及存储介质。所述方法包括：获取预先配置的目标测试类型的测试集；调用N个处理器的内核基于所述测试集对系统内存执行读写操作，得到读写结果，N为大于等于2的正整数；基于所述读写结果，确定所述目标测试类型的缓存一致性测试结果。本申请实施例可以实现内存一致性的测试，提升调试效率。
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公开(公告)号：CN118656342B
公开(公告)日：2025-03-11
申请号：CN202410741604.5
申请日：2024-06-07
Applicant: 北京开源芯片研究院
IPC: G06F15/78 , G06F9/54 , G06F12/0877
Abstract: 缓存方法、装置、电子设备及可读存储介质，涉及计算机技术领域。缓存方法应用于一致性基节点，一致性基节点通过互连网络分别与主节点和从节点连接，一致性基节点包括末级缓存和状态保持寄存器，末级缓存包括本地标签和数据存储器，缓存方法包括：接收一个或多个主节点发送的多个请求；根据多个请求，确定目标请求，目标请求包括目标地址；根据目标地址，在本地标签以及状态保持寄存器中查询目标地址对应的缓存行状态，并根据缓冲行状态，确定命中结果；根据目标请求以及命中结果，确定缓存事务，并发送缓存事务的请求至执行模块，以使执行模块执行缓存事务，执行模块位于一致性基节点、主节点和/或从节点中。
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公开(公告)号：CN118568049B
公开(公告)日：2025-01-17
申请号：CN202410741595.X
申请日：2024-06-07
Applicant: 北京开源芯片研究院
Abstract: 本申请公开了一种非一致性主节点，片上互联网络，数据处理方法及装置，涉及集成电路技术领域，该非一致性主节点包括：CHI，多个AXI，协议转换模块以及地址映射路由模块；多个AXI分别连接地址映射路由模块，每个AXI连接一个具有AXI的第二节点；CHI用于接收第一数据处理事务；协议转换模块连接CHI，用于得到AXI格式的第一数据处理事务；地址映射路由模块连接协议转换模块，用于从多个AXI中，确定AXI格式的第一数据处理事务对应的AXI；AXI用于将AXI格式的第一数据处理事务向其连接的第二节点发送，实现了单一非一致性主节点支持多路第二节点，简化了系统架构，减少了设计复杂性和硬件资源消耗。
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公开(公告)号：CN118748653A
公开(公告)日：2024-10-08
申请号：CN202410742972.1
申请日：2024-06-07
Applicant: 北京开源芯片研究院
Abstract: 本发明实施例提供一种数据包发送方法、装置、电子设备及可读存储介质，应用于计算机技术领域，该方法中，对于任一待发送数据包，按照预设的方向优先级，从待发送数据包的可用路由方向中选择目标方向。在目标方向上不存在待发送的竞争数据包的情况下，向目标方向上的相邻节点所述待发送数据包。在目标方向上存在待发送的竞争数据包的情况下，则基于预设仲裁规则，对待发送数据包及竞争数据包进行路由仲裁。在待发送数据包的仲裁结果为仲裁失败的情况下，按照方向优先级，从剩余的可用路由方向中重新选择一个目标方向，以基于重新选择的目标方向发送待发送数据包。这样，可以避免数据包长时间阻塞在路由节点中，降低整个网络中的数据传输延迟。
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公开(公告)号：CN118656265B
公开(公告)日：2025-03-14
申请号：CN202410741614.9
申请日：2024-06-07
Applicant: 北京开源芯片研究院
IPC: G06F11/30 , G06F12/0877
Abstract: 本发明实施例提供一种多核处理器的独占访问控制方法、多核处理器及电子设备，该方法包括：本地监测器在接收到缓存模块的互斥读请求的情况下，确定所述互斥读请求是否命中缓存；所述本地监测器在所述互斥读请求未命中缓存的情况下，向全局监测器发送第一请求；所述全局监测器在接收到所述第一请求的情况下，对全局寄存器置位，并根据所述处理器核标识将所述第一请求地址中记录的第一目标数据发送给所述本地监测器；所述本地监测器在接收到所述第一目标数据后，对本地寄存器置位，并保存所述第一目标数据和所述请求地址对应的缓存行状态。本发明实施例减少了处理器向CHI总线发出的报文请求，可以缓解总线拥塞，提升互斥访问的效率。
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Patent Agency Ranking
公开(公告)号：CN118568049A
公开(公告)日：2024-08-30
申请号：CN202410741595.X
申请日：2024-06-07
Applicant: 北京开源芯片研究院
Abstract: 本申请公开了一种非一致性主节点，片上互联网络，数据处理方法及装置，涉及集成电路技术领域，该非一致性主节点包括：CHI，多个AXI，协议转换模块以及地址映射路由模块；多个AXI分别连接地址映射路由模块，每个AXI连接一个具有AXI的第二节点；CHI用于接收第一数据处理事务；协议转换模块连接CHI，用于得到AXI格式的第一数据处理事务；地址映射路由模块连接协议转换模块，用于从多个AXI中，确定AXI格式的第一数据处理事务对应的AXI；AXI用于将AXI格式的第一数据处理事务向其连接的第二节点发送，实现了单一非一致性主节点支持多路第二节点，简化了系统架构，减少了设计复杂性和硬件资源消耗。
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公开(公告)号：CN118519956B
公开(公告)日：2025-05-09
申请号：CN202410741609.8
申请日：2024-06-07
Applicant: 北京开源芯片研究院
IPC: G06F15/78 , G06F12/0811
Abstract: 本发明实施例提供了一种数据交互方法、装置、电子设备及存储介质，涉及片上网络技术领域。片上网络系统包括：第一节点，第一节点包括：网络链路接口和末级缓存，方法包括：在第一节点内末级缓存和网络链路接口之间，为末级缓存设置至少一个第一数据缓冲；基于第一数据缓冲实现网络链路接口和末级缓存之间的数据交互。在片上网络系统的末级缓存所在的第一节点内，该末级缓存和网络链路接口之间，为该末级缓存设置至少一个第一数据缓冲，设置于该第一节点内，该末级缓存和网络链路接口之间的该第一数据缓冲大大加快了该末级缓存和网络链路接口之间的数据传输速度，大幅度减少了延迟。
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公开(公告)号：CN118748653B
公开(公告)日：2025-03-04
申请号：CN202410742972.1
申请日：2024-06-07
Applicant: 北京开源芯片研究院
Abstract: 本发明实施例提供一种数据包发送方法、装置、电子设备及可读存储介质，应用于计算机技术领域，该方法中，对于任一待发送数据包，按照预设的方向优先级，从待发送数据包的可用路由方向中选择目标方向。在目标方向上不存在待发送的竞争数据包的情况下，向目标方向上的相邻节点所述待发送数据包。在目标方向上存在待发送的竞争数据包的情况下，则基于预设仲裁规则，对待发送数据包及竞争数据包进行路由仲裁。在待发送数据包的仲裁结果为仲裁失败的情况下，按照方向优先级，从剩余的可用路由方向中重新选择一个目标方向，以基于重新选择的目标方向发送待发送数据包。这样，可以避免数据包长时间阻塞在路由节点中，降低整个网络中的数据传输延迟。
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公开(公告)号：CN118656342A
公开(公告)日：2024-09-17
申请号：CN202410741604.5
申请日：2024-06-07
Applicant: 北京开源芯片研究院
IPC: G06F15/78 , G06F9/54 , G06F12/0877
Abstract: 缓存方法、装置、电子设备及可读存储介质，涉及计算机技术领域。缓存方法应用于一致性基节点，一致性基节点通过互连网络分别与主节点和从节点连接，一致性基节点包括末级缓存和状态保持寄存器，末级缓存包括本地标签和数据存储器，缓存方法包括：接收一个或多个主节点发送的多个请求；根据多个请求，确定目标请求，目标请求包括目标地址；根据目标地址，在本地标签以及状态保持寄存器中查询目标地址对应的缓存行状态，并根据缓冲行状态，确定命中结果；根据目标请求以及命中结果，确定缓存事务，并发送缓存事务的请求至执行模块，以使执行模块执行缓存事务，执行模块位于一致性基节点、主节点和/或从节点中。
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公开(公告)号：CN118656280A
公开(公告)日：2024-09-17
申请号：CN202410738223.1
申请日：2024-06-07
Applicant: 北京开源芯片研究院
Abstract: 本申请实施例公开了一种一致性验证方法和相关装置，通过EP模块生成初始操作请求，初始操作请求为PCIE信号，通过RC模块对初始操作请求进行格式转换得到待执行操作请求，待执行操作请求为AXI4信号，向待测设备的RNI发送待执行操作请求，以便通过RNI生成操作报文，并向待测设备的HNF发送操作报文，以便通过HNF对待测设备的主机存储空间中的第一目标地址进行操作得到操作结果。这样利用RNI外接I/O设备的特性，通过PCIE设备可以对待测设备发送操作请求，对待测设备的主机存储空间的数据的操作。在对主机存储空间进行操作之后，获取第一目标地址的数据作为第一检测数据，进而确定比对结果。实现对基于CHI协议的待测设备的一致性检测，具有较高的测试效率和准确性。
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