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公开(公告)号：CN117708603A
公开(公告)日：2024-03-15
申请号：CN202311459092.5
申请日：2023-11-03
申请人： 北京智芯微电子科技有限公司 , 国网山东省电力公司信息通信公司 , 国家电网有限公司
IPC分类号： G06F18/22 , G06F11/30 , G06F123/02
摘要： 本发明涉及集成电路领域，公开一种故障关联度的预测方法与系统、多核处理器以及芯片。所述方法包括：确定变电站内的参照设备在发生故障的预设时间段内的标准参数序列与待预测设备在预设时间段内的第一特定参数序列之间的关联系数；根据待预测设备在预设时间段内的第一特定参数序列与待预测设备在待预测时间段内的第一特定参数序列，确定待预测设备的特定参数在不同时间段内的相似度，其中待预测时间段与预设时间段的时长相同；以及根据关联系数与相似度，确定待预测设备与参照设备同时发生故障的关联度。本发明在参照设备出现故障时预测其他设备发生故障的关联度，从而在关联度较大时可通知其他设备，实现高协同性，最大程度减小故障带来的危害。
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公开(公告)号：CN117609107A
公开(公告)日：2024-02-27
申请号：CN202311501889.7
申请日：2023-11-10
申请人： 北京智芯微电子科技有限公司 , 国网山东省电力公司信息通信公司 , 国家电网有限公司
摘要： 本发明公开了一种多核处理器高速访问控制方法、装置、存储模块及芯片，控制方法应用于第一单元和第二单元之间的信息交互。第一单元的存储空间被划分为多个子存储空间，第二单元包括多个处理器单元，每一个子存储空间与一个处理器单元相匹配。控制方法包括：在子存储空间存储的数据未进行更新的情况下，若发出请求的处理器单元访问过请求访问的子存储空间，发出请求的处理器单元不对请求访问的子存储空间进行访问。在子存储空间的数据没有更新的情况下，处理器单元可以通过读取自身的缓存来使用这些数据，而不需要再次对子存储空间的数据进行访问，这样可以节省处理器单元进行数据访问的次数和时间，有利于提高效率。
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公开(公告)号：CN110674069B
公开(公告)日：2021-02-19
申请号：CN201910916915.X
申请日：2019-09-26
申请人： 北京智芯微电子科技有限公司 , 国家电网有限公司 , 国网上海市电力公司
IPC分类号： G06F13/40
摘要： 本发明公开了一种芯片的数字引脚转换电路及方法、芯片，该数字引脚转换电路包括：通信接口、编码器、存储器、查找表控制器、查找表模块。通信接口用于接收外部输入的引脚配置数据，编码器用于根据外围电路的引脚配置需求对引脚配置数据进行编码从而产生编码后的芯片功能端口与芯片引脚之间一一对应的二维关系数据表；存储器用于存储该二维关系数据表，查找表控制器用于读取存储器中的地址信息和数据信息从而控制查找表模块选择芯片功能端口与芯片引脚之间的连接关系。该芯片上基于数字引脚转换电路，能够在芯片已有引脚资源上通过软件任意配置从而实现芯片已有引脚的任意排列，减少成本。
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公开(公告)号：CN116126397A
公开(公告)日：2023-05-16
申请号：CN202310403706.1
申请日：2023-04-17
申请人： 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
摘要： 本公开涉及微控制器技术领域，具体涉及一种基于微控制器的控制方法、装置、设备及介质，所述微控制器包括中央处理器、闪存Flash和静态随机存取存储器SRAM，所述方法包括：控制中央处理器通过微控制器的目标引脚读取输入值；响应于输入值与预设引脚值匹配，将储存在Flash中的目标指令程序搬移至SRAM，并通过所述中央处理器将微控制器的启动模式设置为SRAM启动；控制中央处理器至少从SRAM中读取所述目标指令程序并执行。该方案可以将微控制器中FLASH的指令程序搬移到微控制器的SRAM中，从而在微控制器的启动模式为SRAM启动的情况下，CPU可以从SRAM中高速读取指令程序。
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公开(公告)号：CN113986600B
公开(公告)日：2023-02-03
申请号：CN202111298088.6
申请日：2021-11-04
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
摘要： 本发明实施例提供一种用于芯片串行接口的测试方法、装置和芯片，该方法包括设置错误时序，通过该错误时序发送数据至待测芯片上；根据该待测芯片的回复数据确定该待测芯片串行接口的稳定性。本发明通过模拟各种错误的时序场景，增加芯片的容错测试，能够更广范围地验证芯片串行接口的稳定性。
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公开(公告)号：CN113986600A
公开(公告)日：2022-01-28
申请号：CN202111298088.6
申请日：2021-11-04
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
摘要： 本发明实施例提供一种用于芯片串行接口的测试方法、装置和芯片，该方法包括设置错误时序，通过该错误时序发送数据至待测芯片上；根据该待测芯片的回复数据确定该待测芯片串行接口的稳定性。本发明通过模拟各种错误的时序场景，增加芯片的容错测试，能够更广范围地验证芯片串行接口的稳定性。
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公开(公告)号：CN115098412A
公开(公告)日：2022-09-23
申请号：CN202210891846.3
申请日：2022-07-27
申请人： 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
摘要： 本发明实施例提供一种外设访问控制器、数据访问装置及对应方法、介质和芯片，属于数据传输领域。所述外设访问控制器设置在工业控制处理器与外设之间，且包括：GPIO控制器，被配置为通过GPIO接口与部分外设进行信息交互；I2C控制器，被配置为通过I2C总线与部分外设进行信息交互；以及存储模块，被配置为存储来自工业控制处理器的针对外设的控制信息，并通过GPIO控制器和/或I2C控制器向相应外设传送该控制信息，以及存储这两个控制器获取的相应外设的状态信息，并向工业控制处理器传送该状态信息。本发明使得工业控制处理器不需要多次发送指令而获取外设状态信息，且使得获取外设状态信息和发送控制信息独立进行，缩短了强实时性场景下的数据传输延迟。
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公开(公告)号：CN112580295B
公开(公告)日：2022-07-05
申请号：CN202011334559.X
申请日：2020-11-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网福建省电力有限公司 , 国网福建省电力有限公司电力科学研究院 , 国家电网有限公司
IPC分类号： G06F30/398 , G06F30/394 , G06F30/392 , G06F30/327 , G06F115/02 , G06F117/08
摘要： 本发明提供一种多核SoC芯片的自动化验证方法、系统及装置，属于芯片测试验证技术领域。所述方法包括：分割多核SoC芯片的数字电路的代码；综合分割的数字电路的代码为与至少两片FPGA芯片对应的网表；根据所述网表，对所述至少两片FPGA芯片的电路镜像进行布局布线，布局布线后生成硬件待验证文件；部署所述硬件待验证文件至具有所述至少两片FPGA芯片的验证系统；编译所述多核SoC芯片的多核处理器程序代码，编译后获得软件待验证文件；部署所述软件待验证文件至所述验证系统，对部署后的验证系统执行所述多核SoC芯片流片前的验证。本发明可用于SoC或MCU的芯片流片前原型验证。
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公开(公告)号：CN112580295A
公开(公告)日：2021-03-30
申请号：CN202011334559.X
申请日：2020-11-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网福建省电力有限公司 , 国网福建省电力有限公司电力科学研究院 , 国家电网有限公司
IPC分类号： G06F30/398 , G06F30/394 , G06F30/392 , G06F30/327 , G06F115/02 , G06F117/08
摘要： 本发明提供一种多核SoC芯片的自动化验证方法、系统及装置，属于芯片测试验证技术领域。所述方法包括：分割多核SoC芯片的数字电路的代码；综合分割的数字电路的代码为与至少两片FPGA芯片对应的网表；根据所述网表，对所述至少两片FPGA芯片的电路镜像进行布局布线，布局布线后生成硬件待验证文件；部署所述硬件待验证文件至具有所述至少两片FPGA芯片的验证系统；编译所述多核SoC芯片的多核处理器程序代码，编译后获得软件待验证文件；部署所述软件待验证文件至所述验证系统，对部署后的验证系统执行所述多核SoC芯片流片前的验证。本发明可用于SoC或MCU的芯片流片前原型验证。
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公开(公告)号：CN110620424B
公开(公告)日：2021-01-05
申请号：CN201910916603.9
申请日：2019-09-26
申请人： 北京智芯微电子科技有限公司 , 国家电网有限公司 , 国网上海市电力公司
IPC分类号： H02J9/06 , H03K17/687
摘要： 本发明公开了一种备份电源域的电源切换电路及方法，第一电源和第二电源经过选择电路输出选择信号，时钟沿状态指示电路对时钟输入信号进行处理，产生时钟输出信号和时钟触发沿状态指示信号，时钟触发沿状态指示信号在时钟输出信号的上升沿或下降沿的前后的一段时间内锁存器将处于锁定状态。时钟触发沿状态指示信号在时钟输出信号的其他时间段，锁存器将处于放开状态。两个互为反相的输出分别控制连接第一电源的第一晶体管的栅极以及连接第二电源的第二晶体管的栅极从而选择其中之一导通，如此避免了在时钟输出信号的翻转沿去切换电源，因此不掉电数字电路不会产生时序紊乱，提高了备份数据的可靠性。
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