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公开(公告)号：CN100365423C
公开(公告)日：2008-01-30
申请号：CN200410086421.7
申请日：2004-10-20
申请人： 华为技术有限公司
IPC分类号： G01R31/317 , G01R31/28 , G06F11/22
摘要： 本发明公开了一种JTAG链自动连接系统，该系统包括至少一个用于连接JTAG控制器的JTAG接口、一个以上JTAG器件、CPU、逻辑控制单元，用于控制JTAG链的自动连接，其连接关系为：JTAG器件和JTAG接口的TDI管脚和TDO管脚分别与逻辑控制单元的输入/输出端相连；JTAG接口的TCK管脚和TMS管脚均与JTAG器件的对应管脚相连；控制信号由CPU通过控制接口接入逻辑控制单元的输入/输出端。本发明还同时公开了一种实现JTAG链自动连接的方法，该方法能够在该系统上完成JTAG链的自动连接。采用该系统及其方法是一种可靠的JTAG链连接方法，提高了测试的方便性，并简化了设计，减少了工作量。本发明可以将针对器件的JTAG链连接方法延伸到模块级的JTAG链自动连接，给测试带来很大方便。
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公开(公告)号：CN100343824C
公开(公告)日：2007-10-17
申请号：CN200310113231.5
申请日：2003-11-07
申请人： 华为技术有限公司
摘要： 本发明涉及一种实现SDRAM兼容设计的方法，包括：保持处理器CPU的BANK选择地址和列地址的管脚位置不变；以一基本行、列配置的SDRAM为基础，在SDRAM的行地址相对于基本行配置增加时，或在SDRAM的列地址相对于基本列配置增加时，或在SDRAM的行地址相对于基本行配置增加，同时列地址相对于基本列配置增加时，处理器CPU只在地址高位管脚位置上增加行地址；地址复用逻辑单元将相对于基本行配置增加的行地址复用到SDRAM的高位行地址线上，将相对于基本列配置增加的行地址转换成列地址复用到SDRAM的高位列地址线上。本发明提供的实现SDRAM兼容设计的方法，可以兼容各种容量的SDRAM。
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公开(公告)号：CN100356358C
公开(公告)日：2007-12-19
申请号：CN200410080976.0
申请日：2004-10-26
申请人： 华为技术有限公司
IPC分类号： G06F13/38
摘要： 本发明公开了一种具有接收单元的电子设备，包括：总线、与总线连接的接收单元和用于通过总线向接收单元发送驱动信号的驱动单元；所述接收单元包括与总线相连用于传输驱动信号的驱动器和与所述驱动器的输入端和电源连接的上拉电阻；所述接收单元还包括：连接上拉电阻和电源的单向导通器件，用于所述接收单元掉电时截断通过所述上拉电阻的驱动信号。当驱动单元没有输出驱动信号时，如果出现接收单元掉电的情况，可以利用单向导通器件的单向导通性，截断通过上拉电阻的电流，避免掉电接收单元的上拉电阻对其他接收单元分压，从而避免了“总线吊死”现象。
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公开(公告)号：CN1673985A
公开(公告)日：2005-09-28
申请号：CN200410033509.2
申请日：2004-03-26
申请人： 华为技术有限公司
IPC分类号： G06F13/42
摘要： 一种主设备和多个从设备的连接电路及其产生应答信号的方法，该连接电路中包括一应答信号产生单元，其输入端分别同每个从设备的访问信号端和应答信号端相连，输出端同主设备的一应答信号端相连，该应答信号产生单元分别将主设备对每个从设备的访问信号和从设备对应的应答信号作“按位或”操作，再将“按位或”的操作结果作“按位与”操作，并将“按位与”的操作结果作为应答信号输入到主设备，从而使得任一个从设备的应答信号端故障都不会影响主设备对其他从设备的正常访问。
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公开(公告)号：CN1612109A
公开(公告)日：2005-05-04
申请号：CN200310102355.3
申请日：2003-10-27
申请人： 华为技术有限公司
摘要： 本发明涉及一种地址复用逻辑兼容多种SDRAM的方法，处理器CPU向作为其外设的地址复用逻辑单元写不同的配置字，实现对不同容量SDRAM地址线的驱动，进而兼容SDRAM。包括：处理器根据SDRAM的驱动方式选取配置字，选取的配置字与当前SDRAM的驱动方式相对应；处理器对通过CPU接口挂接在CPU总线上的地址复用逻辑单元内的第一寄存器进行写配置字操作；地址复用逻辑单元根据第一寄存器的值，选取与该值对应的驱动方式，并按该驱动方式对处理器输出的线性地址进行行、列地址复用处理。实施时，处理器还可向地址复用逻辑单元中的第二寄存器写入一个特定值，再由该第二寄存器打开第一寄存器的开关，使后续的处理器对第一寄存器的写配置字操作有效，以确保地址复用正确。
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公开(公告)号：CN100343823C
公开(公告)日：2007-10-17
申请号：CN200310102355.3
申请日：2003-10-27
申请人： 华为技术有限公司
摘要： 本发明涉及一种地址复用逻辑兼容多种SDRAM的方法，处理器CPU向作为其外设的地址复用逻辑单元写不同的配置字，实现对不同容量SDRAM地址线的驱动，进而兼容SDRAM。包括：处理器根据SDRAM的驱动方式选取配置字，选取的配置字与当前SDRAM的驱动方式相对应；处理器对通过CPU接口挂接在CPU总线上的地址复用逻辑单元内的第一寄存器进行写配置字操作；地址复用逻辑单元根据第一寄存器的值，选取与该值对应的驱动方式，并按该驱动方式对处理器输出的线性地址进行行、列地址复用处理。实施时，处理器还可向地址复用逻辑单元中的第二寄存器写入一个特定值，再由该第二寄存器打开第一寄存器的开关，使后续的处理器对第一寄存器的写配置字操作有效，以确保地址复用正确。
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公开(公告)号：CN100343822C
公开(公告)日：2007-10-17
申请号：CN200310102354.9
申请日：2003-10-27
申请人： 华为技术有限公司
摘要： 本发明涉及一种地址复用逻辑实现与SDRAM兼容的方法，处理器向地址复用逻辑送控制字，使地址复用逻辑能兼容各种驱动方式的SDRAM。包括：处理器根据SDRAM的驱动方式选取控制字序列码，选取的控制字序列码与当前SDRAM的驱动方式相对应；处理器在时钟信号的同步控制下，将序列码写入地址复用逻辑单元；地址复用逻辑单元判断接收的序列码是否与序列码期待值匹配，匹配时选择与该序列码期待值对应的SDRAM的驱动方式，并按该驱动方式对处理器输出的线性地址进行行、列地址复用处理，不匹配时保持原SDRAM的驱动方式，如默认的一种驱动方式。时钟信号和序列码信号分别通过处理器上的两通用管脚引线至地址复用逻辑单元。本发明方法可应用在任何使用了处理器、存储器的环境中。
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公开(公告)号：CN1828547A
公开(公告)日：2006-09-06
申请号：CN200510051413.3
申请日：2005-03-02
申请人： 华为技术有限公司
摘要： 本发明公开了一种获取硬件信息的方法，所述方法包括：将硬件信息通过总线驱动器件连接到中央处理单元接口总线上；当需要读取硬件信息时，使能总线驱动器件的输出；通过中央处理单元接口总线读取硬件信息。本发明还公开了一种获取硬件信息的系统，包括：中央处理单元，多个硬件信息单元，至少一个总线驱动器件及控制单元，由控制单元使能总线驱动器件将硬件信息输出到中央处理单元接口总线上。利用本发明，可以节省逻辑器件的管脚资源，方便系统设计和集成。
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公开(公告)号：CN1766863A
公开(公告)日：2006-05-03
申请号：CN200410080976.0
申请日：2004-10-26
申请人： 华为技术有限公司
IPC分类号： G06F13/38
摘要： 本发明公开了一种具有接收单元的电子设备，包括：总线、与总线连接的接收单元和用于通过总线向接收单元发送驱动信号的驱动单元；所述接收单元包括与总线相连用于传输驱动信号的驱动器和与所述驱动器的输入端和电源连接的上拉电阻；所述接收单元还包括：连接上拉电阻和电源的单向导通器件，用于所述接收单元掉电时截断通过所述上拉电阻的驱动信号。当驱动单元没有输出驱动信号时，如果出现接收单元掉电的情况，可以利用单向导通器件的单向导通性，截断通过上拉电阻的电流，避免掉电接收单元的上拉电阻对其他接收单元分压，从而避免了“总线吊死”现象。
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公开(公告)号：CN1612108A
公开(公告)日：2005-05-04
申请号：CN200310102354.9
申请日：2003-10-27
申请人： 华为技术有限公司
摘要： 本发明涉及一种地址复用逻辑实现与SDRAM兼容的方法，处理器向地址复用逻辑送控制字，使地址复用逻辑能兼容各种驱动方式的SDRAM。包括：处理器根据SDRAM的驱动方式选取控制字序列码，选取的控制字序列码与当前SDRAM的驱动方式相对应；处理器在时钟信号的同步控制下，将序列码写入地址复用逻辑单元；地址复用逻辑单元判断接收的序列码是否与序列码期待值匹配，匹配时选择与该序列码期待值对应的SDRAM的驱动方式，并按该驱动方式对处理器输出的线性地址进行行、列地址复用处理，不匹配时保持原SDRAM的驱动方式，如默认的一种驱动方式。时钟信号和序列码信号分别通过处理器上的两通用管脚引线至地址复用逻辑单元。本发明方法可应用在任何使用了处理器、存储器的环境中。
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