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公开(公告)号：CN1581013A
公开(公告)日：2005-02-16
申请号：CN03149923.6
申请日：2003-07-30
Applicant: 华为技术有限公司
IPC: G06F1/12
Abstract: 本发明提供了一种防止主备时钟切换时总时钟输出产生毛刺的方法，该方法包括以下步骤：在主备时钟单元输出时钟信号相位相同的时段控制主备时钟单元允许切换，在主备时钟单元输出时钟信号相位不同时，产生为禁止主备时钟单元进行切换的切换使能信号；在主备时钟单元输出时钟信号相位相同时，产生为允许主备时钟单元进行切换的切换使能信号传送给主备控制模块进行切换控制。应用本发明，对主备时钟单元切换时刻进行控制，使得主备时钟单元的时钟切换不会出现在时钟跳变沿附近，保证时钟设备输出时钟相位的连续性。
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公开(公告)号：CN1194306C
公开(公告)日：2005-03-23
申请号：CN01134469.5
申请日：2001-11-05
Applicant: 华为技术有限公司
IPC: G06F13/12
Abstract: 本发明公开了一种调整接口电路中准备就绪(Ready)信号时序的逻辑设计方法，该方法的关键在于：在高速CPU与低速接口器件通信过程中，先确定所述接口器件中片选信号的当前状态，再根据该片选信号当前的有效或无效状态将所述接口器件的准备就绪信号对应设置为有效或无效状态，然后，将设置好状态的准备就绪信号送入CPU的准备就绪信号引脚。采用该方法能够保证Ready信号不与其它信号发生冲突，从而彻底避免CPU访问外围接口芯片失败的情况，提高高速CPU对慢速外围芯片访问的可靠性、稳定性和准确度。
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公开(公告)号：CN1417693A
公开(公告)日：2003-05-14
申请号：CN01134469.5
申请日：2001-11-05
Applicant: 华为技术有限公司
IPC: G06F13/12
Abstract: 本发明公开了一种调整接口电路中准备就绪(Ready)信号时序的逻辑设计方法，该方法的关键在于：在高速中央处理器(CPU)与低速接口器件的通信过程中，先对接口器件的准备就绪信号进行逻辑整形后，再送入CPU的准备就绪信号引脚。采用该方法能够保证Ready信号不与其它信号发生冲突，从而彻底避免CPU访问外围接口芯片失败的情况，提高高速CPU对慢速外围芯片访问的可靠性、稳定性和准确度。
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公开(公告)号：CN1329789C
公开(公告)日：2007-08-01
申请号：CN03149923.6
申请日：2003-07-30
Applicant: 华为技术有限公司
IPC: G06F1/12
Abstract: 本发明提供了一种防止主备时钟切换时总时钟输出产生毛刺的方法，该方法包括以下步骤：在主备时钟单元输出时钟信号相位相同的时段控制主备时钟单元允许切换，在主备时钟单元输出时钟信号相位不同时，产生为禁止主备时钟单元进行切换的切换使能信号；在主备时钟单元输出时钟信号相位相同时，产生为允许主备时钟单元进行切换的切换使能信号传送给主备控制模块进行切换控制。应用本发明，对主备时钟单元切换时刻进行控制，使得主备时钟单元的时钟切换不会出现在时钟跳变沿附近，保证时钟设备输出时钟相位的连续性。
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公开(公告)号：CN2559168Y
公开(公告)日：2003-07-02
申请号：CN02232556.5
申请日：2002-04-16
Applicant: 华为技术有限公司
IPC: H03K21/40
Abstract: 本实用新型公开了一种检测时钟丢失的电路，该电路至少包括高电平检测计数电路、低电平检测计数电路、检测结果合成逻辑电路；其中，来自外部的待测时钟信号分别连至高电平检测计数电路的低电平清零端和低电平检测计数电路的高电平清零端；来自外部的计数脉冲信号分别连至高电平检测计数电路的计数端和低电平检测计数电路的计数端；高电平检测计数电路的输出以及低电平检测计数电路的输出端分别连至检测结果合成的逻辑电路的输入端，检测结果合成的逻辑电路的输出端连至外部CPU接口。该电路具有针对性强，检测结果完备、电路实现简单的特点。
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