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公开(公告)号：CN109120377B
公开(公告)日：2020-11-27
申请号：CN201810798704.6
申请日：2018-07-19
申请人： 华北水利水电大学
摘要： 本发明提供一种新的数据传输中的信息隐藏方法，包括以下步骤：获取码元个数为N的码字序列的误比特率分布，该误比特率分布标识码字序列中每个码元的误比特率；选择误比特率最大的前S个码元的位置并进行标记，同时标记其他N‑S个码元的位置；将需要隐藏的信息数据随机嵌入到N‑S个码元的位置范围内；将嵌入有隐藏信息数据的码字序列调制后送入信道进行传输；接收端对接收的码字序列进行译码后提取嵌入的隐藏信息数据。本发明的隐秘信息的嵌入避开了码字序列中的敏感位置，而是在其它位置上随机嵌入。而嵌入位置的范围，是由基于误比特率分布的方法来确定的。这种方法只需要对码在确定信噪比下进行仿真，获取误比特率分布即可。
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公开(公告)号：CN105162543A
公开(公告)日：2015-12-16
申请号：CN201510506126.0
申请日：2015-08-17
申请人： 华北水利水电大学
IPC分类号： H04J3/06
摘要： 本发明公开了一种用于SDH时钟抖动测试的装置及方法，包括电源模块、信号输入模块、光电转换模块、差分放大模块、时钟恢复模块、跟踪时钟恢复模块、抖动恢复模块、信号调理模块、A/D转换模块，FPGA抖动测试模块、PXI总线控制模块和上位机模块；首先，本发明采用FPGA抖动测试模块，避免了昂贵的测试仪器的使用，节省了SDH时钟抖动测试的成本；其次，本发明采用集成化的时钟恢复芯片ADN2812、差分放大器ADL5565和接口芯片PCI9054等，减小了测试电路的面积和复杂性，也减少了PLL电路的使用；最后，本发明采用上位机模块对FPGA抖动测试模块控制测试的方式，减少了模拟电路的使用，使SDH时钟抖动的测试结果更加的可靠。
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公开(公告)号：CN109120377A
公开(公告)日：2019-01-01
申请号：CN201810798704.6
申请日：2018-07-19
申请人： 华北水利水电大学
CPC分类号： H04L1/0057 , H04L1/004 , H04L9/0869
摘要： 本发明提供一种新的数据传输中的信息隐藏方法，包括以下步骤：获取码元个数为N的码字序列的误比特率分布，该误比特率分布标识码字序列中每个码元的误比特率；选择误比特率最大的前S个码元的位置并进行标记，同时标记其他N-S个码元的位置；将需要隐藏的信息数据随机嵌入到N-S个码元的位置范围内；将嵌入有隐藏信息数据的码字序列调制后送入信道进行传输；接收端对接收的码字序列进行译码后提取嵌入的隐藏信息数据。本发明的隐秘信息的嵌入避开了码字序列中的敏感位置，而是在其它位置上随机嵌入。而嵌入位置的范围，是由基于误比特率分布的方法来确定的。这种方法只需要对码在确定信噪比下进行仿真，获取误比特率分布即可。
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公开(公告)号：CN105162543B
公开(公告)日：2017-12-08
申请号：CN201510506126.0
申请日：2015-08-17
申请人： 华北水利水电大学
IPC分类号： H04J3/06
摘要： 本发明公开了一种用于SDH时钟抖动测试的装置及方法，包括电源模块、信号输入模块、光电转换模块、差分放大模块、时钟恢复模块、跟踪时钟恢复模块、抖动恢复模块、信号调理模块、A/D转换模块，FPGA抖动测试模块、PXI总线控制模块和上位机模块；首先，本发明采用FPGA抖动测试模块，避免了昂贵的测试仪器的使用，节省了SDH时钟抖动测试的成本；其次，本发明采用集成化的时钟恢复芯片ADN2812、差分放大器ADL5565和接口芯片PCI9054等，减小了测试电路的面积和复杂性，也减少了PLL电路的使用；最后，本发明采用上位机模块对FPGA抖动测试模块控制测试的方式，减少了模拟电路的使用，使SDH时钟抖动的测试结果更加的可靠。
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