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公开(公告)号：CN105242103A
公开(公告)日：2016-01-13
申请号：CN201510543263.1
申请日：2015-08-28
申请人： 南京国电南自美卓控制系统有限公司
摘要： 本发明公开了一种厂用电源快速切换装置的母线电压测量方法，其特征在于，包括以下步骤：S1、对母线电压进行模数转换采样，采样频率固定为1600Hz,可得到一组采样值，采样值数据窗取64个点，即X(m)，m＝1,2,…,64；S2、根据测得的母线电压频率f，进行软件线性插值，以获得每周波等间隔的32个采样点U(n)，n＝1,2,…,32；S3、采用离散傅立叶算法，对U(n)计算，求U(n)的幅值和相位。本发明的方法用固定频率对两路非同频电压进行同步采样，两路电压可以共用模数转换器，降低了硬件成本，由于不用实时调整采样频率，也不需要针对不同步的采样点进行补偿计算相位差，简化了采样环节。
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公开(公告)号：CN106201965A
公开(公告)日：2016-12-07
申请号：CN201610553210.2
申请日：2016-07-14
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G06F13/40
CPC分类号： G06F13/4068
摘要： 本发明公开了一种基于IRIG-B的内外时钟源切换装置，包括主站板卡和若干子站板卡，所述主站板卡与子站板卡通过BLVDS对时总线连接；主站板卡上设置有CPU和FPGA，主站板卡的FPGA包括IRIG-B解码电路、内部时钟电路、时间设置寄存器、对时寄存器、IRIG-B编码电路和第一BLVDS编解码电路；子站板卡上设置有CPU和FPGA，子站板卡的FPGA包括第二BLVDS编解码电路。同时也公开了该装置的切换方法。本发明利用FPGA实现对IRIG-B信号进行解码和编码，在外部时钟源丢失信号情况下，自动切换至内部时钟源，按照IRIG-B编码格式发送信号，从而保证各个卡件对时工作。
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公开(公告)号：CN105137186A
公开(公告)日：2015-12-09
申请号：CN201510540078.7
申请日：2015-08-28
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G01R25/00
摘要： 本发明公开了一种微机自动准同期装置的同期电压相位差测量法，包括：测量系统侧和发电机侧的电压的频率，并对二者电压进行同步采样,然后对采样值进行插值，获得每周波等间距的64个采样点，并判断第64个采样点是否计算完毕，若第64个采样点未计算完毕，用线性插值算法继续对系统侧和发电机侧电压的采样值进行插值，以求得整周波采样点，采样点计算完毕后，利用离散傅里叶公式计算插值后的整周波采样点的幅值和相位，系统侧电压相位与发电机侧电压的相位两者之差即为同期电压的相位差。本发明用固定频率对两路非同频电压进行同步采样，简化了硬件电路设计，用软件插值计算对采样点进行修正，降低了硬件成本，且测量方法简单易行。
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公开(公告)号：CN102890222B
公开(公告)日：2014-12-17
申请号：CN201210394310.7
申请日：2012-10-17
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G01R31/02
摘要： 本发明公开了一种PT断线判断方法，设置以下三种判据，任一种判据满足即判断为PT断线：三相母线电压中最大的一相和最小的一相的电压差的绝对值大于30V时，则PT断线；三相母线电压中最大的一相和最小的一相均小于10V，工作或备用进线开关在合位，而备用或工作开关在分位，且工作或备用进线电压大于80V，则PT断线；三相母线电压中最大的一相和最小的一相均小于10V，工作或备用进线开关在合位，而备用或工作开关在分位，在两个进线都装有CT情况下，且工作或备用进线电流大于0.05A，则PT断线。本发明的方法考虑进线的开关位置以及母线电流，可准确判断母线的PT断线；逻辑简单有效，判据上更全面准确。
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公开(公告)号：CN105955398A
公开(公告)日：2016-09-21
申请号：CN201610257128.5
申请日：2016-04-22
申请人： 南京国电南自美卓控制系统有限公司
摘要： 本发明公开了一种基于FPGA的系统对时装置及对时方法，包括主站电路模块和多个从站电路模块；主站电路模块和多个从站电路模块通过BLVDS总线电连接；主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接；多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块。本发明根据IRIG‑B的时序，利用FPGA编写IRIG‑B发送模块，按照IRIG‑B编码格式发送信号，利用BLVDS总线，将编码发送至各个对时卡件，解决各个卡件对时的问题。
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公开(公告)号：CN104881386A
公开(公告)日：2015-09-02
申请号：CN201510244731.5
申请日：2015-05-14
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G06F13/40
CPC分类号： G06F13/40
摘要： 本发明公开了一种解决BLVDS总线直流平衡问题的装置，CPU芯片、FPGA芯片、BLVDS总线，所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。本发明提供的一种解决BLVDS总线直流平衡问题的装置，利用FPGA芯片对串行数据进行实时处理，效率高，不需要CPU做任何改动。可扩展性强，一片FPGA可以扩展多条BLVDS总线，节省资源。
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公开(公告)号：CN104883286A
公开(公告)日：2015-09-02
申请号：CN201510244769.2
申请日：2015-05-14
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： H04L12/40
摘要： 本发明公开了一种基于FPGA的BLVDS总线数据传送装置，包括CPU芯片、一条BLVDS总线、FPGA芯片，所述FPGA芯片包括：串行数据收发模块、存储器、编码发送模块、BLVDS数据收发模块、解码接收模块；所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、编码发送模块相连接；存储器另一端与BLVDS数据收发模块相连接；编码发送模块、BLVDS数据收发模块、解码接收模块并联后与BLVDS总线相连接。本发明将传统的BLVDS收发两条总线合并成一条，节约硬件开发成本，减少故障点。保证BLVDS总线上数据的完整性和正确性。
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公开(公告)号：CN104636168A
公开(公告)日：2015-05-20
申请号：CN201510066558.4
申请日：2015-02-09
申请人： 南京国电南自美卓控制系统有限公司
摘要： 本发明公开了一种基于MLVDS总线的SOC FPGA在线升级方法，包括以下步骤：（1）、在SOC FPGA芯片上构建MLVDS总线，并将构建的MLVDS总线并联运行在继电保护装置的MLVDS总线上；（2）、应用SOC FPGA芯片的SOC，外挂SPI FLASH；（3）、SOC把配置文件读入；（4）、SOC烧写进SPI FLASH；（5）、通过SOC FPGA芯片上的SOC读入SPI FLASH中的程序，通过SOC对SOC自身的应用程序和对FPGA的应用程序进行升级；本发明升级时不需要打开机箱，拔出插件；升级速度至少是原来速度的4倍，在插件多的时候，大大提高了效率。
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公开(公告)号：CN102890222A
公开(公告)日：2013-01-23
申请号：CN201210394310.7
申请日：2012-10-17
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G01R31/02
摘要： 本发明公开了一种PT断线判断方法，设置以下三种判据，任一种判据满足即判断为PT断线：三相母线电压中最大的一相和最小的一相的电压差的绝对值大于30V时，则PT断线；三相母线电压中最大的一相和最小的一相均小于10V，工作或备用进线开关在合位，而备用或工作开关在分位，且工作或备用进线电压大于80V，则PT断线；三相母线电压中最大的一相和最小的一相均小于10V，工作或备用进线开关在合位，而备用或工作开关在分位，在两个进线都装有CT情况下，且工作或备用进线电流大于0.05A，则PT断线。本发明的方法考虑进线的开关位置以及母线电流，可准确判断母线的PT断线；逻辑简单有效，判据上更全面准确。
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公开(公告)号：CN105843136A
公开(公告)日：2016-08-10
申请号：CN201610367786.X
申请日：2016-05-30
申请人： 南京国电南自美卓控制系统有限公司
IPC分类号： G05B19/042
CPC分类号： G05B19/0423 , G05B2219/24215
摘要： 本发明公开了一种处理器多路供电电源上下电顺序的控制电路及其方法，电路包括DC?DC转换芯片和对三路输出电源下电顺序进行控制的CPU；CPU的三根口线分别与DC?DC转换芯片的三路使能管脚相连接；所述总供电电源的输出回路上并联有电容器C1。控制方法：首先增大电容器C1的电容值；总供电电源的电压降低到一半时，每隔设定的时间依次拉低三根口线，使三路使能管脚的信号依次拉低，就实现了三路输出电源下电顺序的控制。本发明在上电顺序控制电路的基础上实现了多路供电电源下电顺序控制，有效的防止了复杂处理器在下电过程中被损坏的可能性。
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