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公开(公告)号：CN116029351B
公开(公告)日：2023-06-13
申请号：CN202310328911.6
申请日：2023-03-30
Applicant: 南京大学
Abstract: 本发明公开了一种基于光电存算单元的模拟域累加读出电路，属于集成电路领域。本发明电路包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块，其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流‑电压转换模块、权重电容运算模块、模数转换模块；同行的所有光电存算单元栅极相连构成字线，与字线驱动模块相连；同列的所有光电存算单元源极相连构成源线，与源线驱动模块相连；同列的所有光电存算单元漏极相连并与读出模块相连。本发明中的模拟域累加读出电路，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高能效比、小面积的神经网络加速需求。
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公开(公告)号：CN116189732B
公开(公告)日：2023-07-21
申请号：CN202310433555.4
申请日：2023-04-21
Applicant: 南京大学
IPC: G11C7/10
Abstract: 本发明公开了读出电路优化的存算一体芯片及方法，属于超大规模集成电路领域、存算一体领域。本发明的读出电路优化的存算一体芯片，通过校准计算分离法，将存算一体芯片读出电路分为计算读出电路与校准读出电路；独立的校准读出电路，可以提高存算一体芯片权重部署精度，提高芯片计算精度；独立的计算读出电路，由于功能要求减少，可以进一步优化面积、功耗、速度。进一步地，计算读出电路通过分段数模混合累加法，将存算一体电路实现的矩阵向量乘分两阶段实现，第一阶段采用模拟运算，第二阶段采用数字运算，降低读出电路功能、性能要求，优化存算一体芯片读出电路的面积、功耗、速度、动态范围，提高存算一体读出电路的通用性。
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公开(公告)号：CN117519644A
公开(公告)日：2024-02-06
申请号：CN202311346483.6
申请日：2023-10-18
Applicant: 南京大学
Abstract: 本发明公开了一种基于光电存算单元的乘累加运算读出装置及其方法。其装置包括光电存算单元阵列、电压驱动模块、脉冲宽度调制产生模块和乘累加运算读出模块；其中，光电存算单元阵列由若干光电存算单元行列相连构成，用于存储权值矩阵；电压驱动模块、脉冲宽度调制产生模块和乘累加运算读出模块分别与光电存算单元阵列相连；电压驱动模块，用于产生光电存算阵列的工作电压；脉冲宽度调制产生模块，用于对权值阵列进行比特位调制；乘累加运算读出模块，用于实现乘累加运算。本发明的装置规避了持续的DC电流功耗及大的权重电容，保证计算精度的同时，避免了面积和功耗过多的消耗，具有能效高、速度快的优势。
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公开(公告)号：CN116029351A
公开(公告)日：2023-04-28
申请号：CN202310328911.6
申请日：2023-03-30
Applicant: 南京大学
Abstract: 本发明公开了一种基于光电存算单元的模拟域累加读出电路，属于集成电路领域。本发明电路包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块，其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流‑电压转换模块、权重电容运算模块、模数转换模块；同行的所有光电存算单元栅极相连构成字线，与字线驱动模块相连；同列的所有光电存算单元源极相连构成源线，与源线驱动模块相连；同列的所有光电存算单元漏极相连并与读出模块相连。本发明中的模拟域累加读出电路，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高能效比、小面积的神经网络加速需求。
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Patent Agency Ranking
公开(公告)号：CN116978976A
公开(公告)日：2023-10-31
申请号：CN202311148404.0
申请日：2023-09-06
Applicant: 南京大学
IPC: H01L31/113 , H01L31/0224 , H01L31/0352 , H01L31/18 , G06E3/00
Abstract: 本发明公开了一种高光电转换效率的光电计算单元，光电计算组件及光电计算单元的制备方法。所述的光电计算单元进行了大间距的源端和漏端设计，并使源端和漏端分别与栅极区域之间具有小梯度的离子掺杂浓度分布，使装置实现高水平的光输入效率。
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公开(公告)号：CN116189732A
公开(公告)日：2023-05-30
申请号：CN202310433555.4
申请日：2023-04-21
Applicant: 南京大学
IPC: G11C7/10
Abstract: 本发明公开了读出电路优化的存算一体芯片及方法，属于超大规模集成电路领域、存算一体领域。本发明的读出电路优化的存算一体芯片，通过校准计算分离法，将存算一体芯片读出电路分为计算读出电路与校准读出电路；独立的校准读出电路，可以提高存算一体芯片权重部署精度，提高芯片计算精度；独立的计算读出电路，由于功能要求减少，可以进一步优化面积、功耗、速度。进一步地，计算读出电路通过分段数模混合累加法，将存算一体电路实现的矩阵向量乘分两阶段实现，第一阶段采用模拟运算，第二阶段采用数字运算，降低读出电路功能、性能要求，优化存算一体芯片读出电路的面积、功耗、速度、动态范围，提高存算一体读出电路的通用性。
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公开(公告)号：CN115660059A
公开(公告)日：2023-01-31
申请号：CN202211271697.7
申请日：2022-10-18
Applicant: 南京大学
Abstract: 本发明公开了一种基于光电存算单元的神经网络加速系统及其方法。该系统包括光电存算单元阵列模块、阵列驱动模块、光输入模块、读出模块和处理模块，其中光电存算单元阵列模块与阵列驱动模块和读出模块相连接，阵列驱动模块位于光电存算单元阵列模块之前，读出模块位于光电存算单元阵列模块之后，处理模块设置在阵列驱动模块和光电存算单元阵列模块之间，或者设置在读出模块和光电存算单元阵列模块之间。本发明基于光电存算单元提供一种多功能、兼容性好、低功耗的神经网络加速系统，能够实现光电存算单元的复位、光输入、激励输入、读出和处理操作，解决了光电存算单元的系统级部署问题。
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公开(公告)号：CN117457043A
公开(公告)日：2024-01-26
申请号：CN202311348022.2
申请日：2023-10-17
Applicant: 南京大学
IPC: G11C11/401 , G11C11/407 , G11C11/409
Abstract: 本发明公开了一种基于反相器链跨阻放大器的动态随机存储器单元读出电路及其方法。其读出电路包括2T动态随机存储单元、开关、反相器链跨阻放大器和驱动级；2T动态随机存储单元包括MOS‑C信号收集区、MOSFET信号读出区与MOSFET信号写入区，MOSFET信号写入区与MOS‑C信号收集区相连，MOSFET信号读出区连接反相器链跨阻放大器输入端；反相器链跨阻放大器的输出端与驱动级的输入端连接；驱动级的输出端输出数字信号；开关的一端连接反相器链跨阻放大器的输入端。本发明的电路规避了放大器直流工作电平不处于线性放大区间的问题，且不易受到输入端高频噪声的干扰，以实现2T动态随机存储器高速、高精度的读出。
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公开(公告)号：CN220914254U
公开(公告)日：2024-05-07
申请号：CN202322424227.6
申请日：2023-09-06
Applicant: 南京大学
IPC: H01L31/113 , H01L31/0224 , H01L31/0352 , H01L31/18 , G06E3/00
Abstract: 本实用新型公开了一种高光电转换效率的光电计算单元及光电计算组件。本实用新型所述的光电计算单元包括在衬底收集区上依次形成的、包括底层介质层，电荷耦合层、顶层介质层和控制栅极的栅极区域，以及在同样衬底收集区上形成、且位于所述栅极区域相对两侧的源端和漏端，其特征在于，所述源端和漏端在水平方向上分别远离所述栅极区域预定阈值的距离，以至于经过退火工艺导致的源端和漏端的水平方向扩散不会使得源端和漏端与栅极区域竖直交叠。本实用新型所述的光电计算单元进行了大间距的源端和漏端设计，并使源端和漏端分别与栅极区域之间具有小梯度的离子掺杂浓度分布，使装置实现高水平的光输入效率。
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