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公开(公告)号：CN116029351B
公开(公告)日：2023-06-13
申请号：CN202310328911.6
申请日：2023-03-30
Applicant: 南京大学
Abstract: 本发明公开了一种基于光电存算单元的模拟域累加读出电路，属于集成电路领域。本发明电路包括由多个光电存算单元构成的晶体管阵列、驱动模块和读出模块，其中驱动模块包括字线驱动模块、源线驱动模块，读出模块包括电流拷贝模块、权重电流镜运算模块、电流‑电压转换模块、权重电容运算模块、模数转换模块；同行的所有光电存算单元栅极相连构成字线，与字线驱动模块相连；同列的所有光电存算单元源极相连构成源线，与源线驱动模块相连；同列的所有光电存算单元漏极相连并与读出模块相连。本发明中的模拟域累加读出电路，具有高精度、小面积以及低功耗的优势，满足了基于光电存算单元的高能效比、小面积的神经网络加速需求。
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公开(公告)号：CN116017184A
公开(公告)日：2023-04-25
申请号：CN202310321390.1
申请日：2023-03-29
Applicant: 南京大学
IPC: H04N25/75
Abstract: 本发明公开了一种基于反相器链跨阻放大器的复合介质栅双晶体管像素读出电路，属于集成电路领域。本发明的电路包括复合介质栅双晶体管光敏探测器像素、开关S1、斜坡发生器、反相器链跨阻放大器、驱动级和计数器，其中，复合介质栅双晶体管光敏探测器像素控制端连接斜坡发生器，第一端接地，第二端与反相器链跨阻放大器输入端连接；反相器链跨阻放大器的输出端与驱动级的输入端连接；驱动级的输出端作为计数器的使能信号。本发明的电路，规避了放大器直流工作电平不处于线性放大区间的问题，且不易受到输入端高频噪声的干扰，以实现对复合介质栅双晶体管光敏探测器实现高速、高精度的读出。
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公开(公告)号：CN115995249A
公开(公告)日：2023-04-21
申请号：CN202310297958.0
申请日：2023-03-24
Applicant: 南京大学
IPC: G11C11/408 , G11C11/409 , H03M1/00 , G06F17/16
Abstract: 本发明公开了一种基于DRAM的矩阵转置运算装置，属于超大规模集成电路以及DRAM领域。本发明的装置，包括DAC阵列、DRAM阵列、输入地址译码单元、输出地址译码单元、ADC阵列。DAC阵列将所需转置的矩阵的列向量的数字信号转化成模拟信号，DAC配合输入地址译码器，将所需转置的矩阵的列向量依次写入DRAM阵列的列方向，当完整的矩阵写入DRAM阵列后，ADC阵列将DRAM阵列中存储的所需转置的矩阵的行向量模拟信号转化成数字信号，ADC阵列配合输出地址译码器，从DRAM阵列行方向将矩阵的行向量依次读出，从而实现了矩阵的转置。本发明装置可以显著降低硬件架构的面积、功耗以及计算延时开销。
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公开(公告)号：CN118098310B
公开(公告)日：2024-08-20
申请号：CN202410506320.8
申请日：2024-04-25
Applicant: 南京大学
Abstract: 本发明公开了一种基于超前补偿型跨阻放大器的光电存算阵列读出电路，属于集成电路领域。该电路使用单一高增益高带宽放大器，通过超前补偿型跨阻放大器中Rf、Cf构成的并联反馈电路形成低频零点，提供信号快速通路，针对光电存算阵列负载的阻容电路进行超前补偿，设置Cf≈Cs，使该零点对应时间常数达到微秒量级，实现零点与极点基本互相抵消，在确保稳定性的前提下兼备电流拷贝和电流电压转换两个功能，减少了模拟域累加读出电路中高增益高带宽放大器的数目，从而降低功耗开销，与现有的模拟域累加电路相比，在保持了高精度、小面积的基础上，降低了功耗，满足了基于光电存算单元的高能效比的神经网络加速需求。
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公开(公告)号：CN115995249B
公开(公告)日：2023-07-21
申请号：CN202310297958.0
申请日：2023-03-24
Applicant: 南京大学
IPC: G11C11/408 , G11C11/409 , H03M1/00 , G06F17/16
Abstract: 本发明公开了一种基于DRAM的矩阵转置运算装置，属于超大规模集成电路以及DRAM领域。本发明的装置，包括DAC阵列、DRAM阵列、输入地址译码单元、输出地址译码单元、ADC阵列。DAC阵列将所需转置的矩阵的列向量的数字信号转化成模拟信号，DAC配合输入地址译码器，将所需转置的矩阵的列向量依次写入DRAM阵列的列方向，当完整的矩阵写入DRAM阵列后，ADC阵列将DRAM阵列中存储的所需转置的矩阵的行向量模拟信号转化成数字信号，ADC阵列配合输出地址译码器，从DRAM阵列行方向将矩阵的行向量依次读出，从而实现了矩阵的转置。本发明装置可以显著降低硬件架构的面积、功耗以及计算延时开销。
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Patent Agency Ranking
公开(公告)号：CN114845137B
公开(公告)日：2023-03-10
申请号：CN202210278970.2
申请日：2022-03-21
Applicant: 南京大学
IPC: H04N21/2343 , H04N21/4402 , G06T7/38
Abstract: 本发明提出了一种基于图像配准的视频光路重建方法及其装置。该方法包括如下步骤：S1，对视频进行图像配准，获得一组表征不同时刻视频前后帧之间的偏移向量序列；S2，根据偏移向量序列，对视频前后相邻帧进行插帧处理，获得高帧率视频；S3，利用高帧率视频，重构出每个像素的光子到达时刻序列，得到最终的视频光路模型。本发明利用了视频空间信息的冗余性，采用图像配准的方法进行视频插帧，使得视频的灰值信息更为准确，从而提升光路传播重建模型的准确性，对于优化成像芯片的设计，提升传感器输出的图像质量具有重要意义。
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公开(公告)号：CN118629456B
公开(公告)日：2025-01-03
申请号：CN202411088060.3
申请日：2024-08-09
Applicant: 南京大学
IPC: G11C11/409 , H10B43/35 , G11C11/4097 , G11C11/408
Abstract: 本发明公开了一种具有埋栅以及复合介质栅结构的三晶体管存储器及其读出与写入方法、存算阵列，属于半导体技术领域。该三晶体管存储器在现有复合介质栅双晶体管光敏探测器的基础上增设了埋栅结构形成三晶体管结构，通过埋栅结构控制向存储器件擦写权值，并用电荷耦合原理实现电荷信息的存储和读出，继承了复合介质栅双晶体管光敏探测器小尺寸、高动态范围、强权值保持能力的特点，本申请提供的三晶体管存储器在形成阵列时可实现共写入晶体管的互联关系，形成存储阵列的同时进一步缩小了器件面积。
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公开(公告)号：CN118629456A
公开(公告)日：2024-09-10
申请号：CN202411088060.3
申请日：2024-08-09
Applicant: 南京大学
IPC: G11C11/409 , H10B43/35 , G11C11/4097 , G11C11/408
Abstract: 本发明公开了一种具有埋栅以及复合介质栅结构的三晶体管存储器及其读出与写入方法、存算阵列，属于半导体技术领域。该三晶体管存储器在现有复合介质栅双晶体管光敏探测器的基础上增设了埋栅结构形成三晶体管结构，通过埋栅结构控制向存储器件擦写权值，并用电荷耦合原理实现电荷信息的存储和读出，继承了复合介质栅双晶体管光敏探测器小尺寸、高动态范围、强权值保持能力的特点，本申请提供的三晶体管存储器在形成阵列时可实现共写入晶体管的互联关系，形成存储阵列的同时进一步缩小了器件面积。
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公开(公告)号：CN118627566A
公开(公告)日：2024-09-10
申请号：CN202411104910.4
申请日：2024-08-13
Applicant: 南京大学
IPC: G06N3/067 , G06N3/065 , G06N3/045 , G06F18/25 , G06F18/2415 , G06F18/2431
Abstract: 本发明公开了一种加速ViT神经网络的异构存算装置及方法，属于硬件加速神经网络的领域。所述方法针对加速ViT神经网络的计算，利用光电存算一体器件阵列实现ViT神经网络中的固定数值的存储与运算，利用DRAM存算一体器件实现ViT神经网络中的不断变化的权重值的存储与运算，结合二者执行密集型矩阵向量乘运算的优势，减小器件面积的同时，还大幅缩减了运算单元反复访问片外存储导致的时间及功耗开销，从而加速了ViT神经网络的推理过程。
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公开(公告)号：CN117457043A
公开(公告)日：2024-01-26
申请号：CN202311348022.2
申请日：2023-10-17
Applicant: 南京大学
IPC: G11C11/401 , G11C11/407 , G11C11/409
Abstract: 本发明公开了一种基于反相器链跨阻放大器的动态随机存储器单元读出电路及其方法。其读出电路包括2T动态随机存储单元、开关、反相器链跨阻放大器和驱动级；2T动态随机存储单元包括MOS‑C信号收集区、MOSFET信号读出区与MOSFET信号写入区，MOSFET信号写入区与MOS‑C信号收集区相连，MOSFET信号读出区连接反相器链跨阻放大器输入端；反相器链跨阻放大器的输出端与驱动级的输入端连接；驱动级的输出端输出数字信号；开关的一端连接反相器链跨阻放大器的输入端。本发明的电路规避了放大器直流工作电平不处于线性放大区间的问题，且不易受到输入端高频噪声的干扰，以实现2T动态随机存储器高速、高精度的读出。
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