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公开(公告)号:CN112083882B
公开(公告)日:2021-12-17
申请号:CN202010921042.4
申请日:2020-09-04
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
摘要: 本申请涉及存储器技术领域,提供了一种SRAM坏点处理方法、系统、装置、计算机设备和存储介质。该方法包括:通过接收数据访问模块获得的针对SRAM的访问地址,与CPU扫描后在信息寄存器中存储的坏点地址进行匹配,得到访问地址匹配的目标坏点地址,获取与目标坏点地址对应的数据寄存器,从中读写对应的数据内容。本申请提供的方案,将CPU扫描到的坏点地址存储在信息寄存器,并预先为各个坏点地址配置对应的数据寄存器用于存储坏点地址对应的数据内容,使得在SRAM使用过程中,可以对SRAM的坏点情况进行动态管理,通过数据寄存器实现坏点地址对应的SRAM数据内容的读写,实现了对SRAM坏点的替换操作,提高了SRAM坏点管理的效率,并进一步提高了SRAM的可靠性。
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公开(公告)号:CN111813179A
公开(公告)日:2020-10-23
申请号:CN202010723215.1
申请日:2020-07-24
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC分类号: G06F1/10 , G06F1/3206 , G06F1/3225 , G06F9/30
摘要: 本申请提供了一种模数转换器的控制方法及控制芯片。所述控制方法包括:接收事件触发信号,所述事件触发信号包括外部触发信号或所述控制芯片内部非所述CPU输出的触发信号;响应所述事件触发信号并唤醒模数转换器工作。本申请采用上述方式唤醒所述模数转换器进行工作,整个过程不需要CPU的参与,实现完全的自动化处理,从而降低CPU的功耗,进而提升CPU的工作性能,最终实现提高芯片整体的性能。
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公开(公告)号:CN112084033A
公开(公告)日:2020-12-15
申请号:CN202010981377.5
申请日:2020-09-17
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
摘要: 本申请涉及一种多核系统的任务分配方法,包括:对多条遗传染色体执行遗传操作,生成新的遗传染色体,获取新的遗传染色体对应的新的任务分配方案,并根据新的任务分配方案,从新的遗传染色体以及种群中的多条遗传染色体中,确定出对应的任务分配方案的系统能耗值满足染色体筛选条件的目标遗传染色体,并对当前种群中的多条遗传染色体进行优化,根据优化后的多条遗传染色体确定出系统能耗值满足预设能耗条件的目标任务分配方案,将多个待分配任务分配至多核系统中对应的处理器,实现了通过遗传操作产生新的任务分配方案时,及时通过系统能耗值对新生的遗传染色体和原有的遗传染色体进行评估,避免在遗传操作过程中丢失优秀个体。
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公开(公告)号:CN111858056B
公开(公告)日:2021-12-17
申请号:CN202010721600.2
申请日:2020-07-24
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
摘要: 本申请涉及一种任务调度方法、装置、计算机设备和存储介质。所述方法包括:根据映射关系,将任务集中的任务映射到处理器集中对应的处理器;将映射到同一处理器的各个任务分别划分至对应的线程中;根据预设调度模式,获取划分到各个线程中的任务的执行顺序,其中,所述预设调度模式包括全局调度模式、局部调度模式和静态调度模式中的至少一种。采用本方法能够通过将任务集中的任务映射到处理器集中对应的处理器上,然后将各个任务划分到对应的线程,并根据预设调度模式获取各个线程中的任务的执行顺序,使得处理器能够根据执行顺序对应的执行相应的任务,避免了处理器在任务处理过程中出现死锁的情况,能够最大化的提高处理器的任务处理性能。
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公开(公告)号:CN112083882A
公开(公告)日:2020-12-15
申请号:CN202010921042.4
申请日:2020-09-04
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
摘要: 本申请涉及存储器技术领域,提供了一种SRAM坏点处理方法、系统、装置、计算机设备和存储介质。该方法包括:通过接收数据访问模块获得的针对SRAM的访问地址,与CPU扫描后在信息寄存器中存储的坏点地址进行匹配,得到访问地址匹配的目标坏点地址,获取与目标坏点地址对应的数据寄存器,从中读写对应的数据内容。本申请提供的方案,将CPU扫描到的坏点地址存储在信息寄存器,并预先为各个坏点地址配置对应的数据寄存器用于存储坏点地址对应的数据内容,使得在SRAM使用过程中,可以对SRAM的坏点情况进行动态管理,通过数据寄存器实现坏点地址对应的SRAM数据内容的读写,实现了对SRAM坏点的替换操作,提高了SRAM坏点管理的效率,并进一步提高了SRAM的可靠性。
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公开(公告)号:CN112083791A
公开(公告)日:2020-12-15
申请号:CN202010969527.0
申请日:2020-09-15
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC分类号: G06F1/3234 , G06F1/3237 , G06F1/3287
摘要: 本申请涉及一种芯片功耗优化方法、装置、计算机设备和存储介质。采用本申请能够完成了芯片功耗优化的自动管理过程,且能够进一步节省功耗。该方法包括:通过将唤醒模式指令和掉电模式指令分别存储于唤醒模式寄存器和掉电模式寄存器中,响应于上述掉电模式指令,触发掉电使能寄存器启动掉电流程并在掉电流程中控制由上述掉电模式指令指定的电源域进入低功耗模式;接收上述唤醒源信息对应的唤醒源产生的唤醒信号;若该唤醒信号为有效唤醒信号,则控制由上述唤醒模式指令指定的电源域进入上述电源开关模式。
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公开(公告)号:CN111858056A
公开(公告)日:2020-10-30
申请号:CN202010721600.2
申请日:2020-07-24
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
摘要: 本申请涉及一种任务调度方法、装置、计算机设备和存储介质。所述方法包括:根据映射关系,将任务集中的任务映射到处理器集中对应的处理器;将映射到同一处理器的各个任务分别划分至对应的线程中;根据预设调度模式,获取划分到各个线程中的任务的执行顺序,其中,所述预设调度模式包括全局调度模式、局部调度模式和静态调度模式中的至少一种。采用本方法能够通过将任务集中的任务映射到处理器集中对应的处理器上,然后将各个任务划分到对应的线程,并根据预设调度模式获取各个线程中的任务的执行顺序,使得处理器能够根据执行顺序对应的执行相应的任务,避免了处理器在任务处理过程中出现死锁的情况,能够最大化的提高处理器的任务处理性能。
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公开(公告)号:CN112083791B
公开(公告)日:2021-09-24
申请号:CN202010969527.0
申请日:2020-09-15
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC分类号: G06F1/3234 , G06F1/3237 , G06F1/3287
摘要: 本申请涉及一种芯片功耗优化方法、装置、计算机设备和存储介质。采用本申请能够完成了芯片功耗优化的自动管理过程,且能够进一步节省功耗。该方法包括:通过将唤醒模式指令和掉电模式指令分别存储于唤醒模式寄存器和掉电模式寄存器中,响应于上述掉电模式指令,触发掉电使能寄存器启动掉电流程并在掉电流程中控制由上述掉电模式指令指定的电源域进入低功耗模式;接收上述唤醒源信息对应的唤醒源产生的唤醒信号;若该唤醒信号为有效唤醒信号,则控制由上述唤醒模式指令指定的电源域进入上述电源开关模式。
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公开(公告)号:CN111859828B
公开(公告)日:2021-08-24
申请号:CN202010730838.1
申请日:2020-07-27
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC分类号: G06F30/32 , G06F30/3315 , G06F119/06
摘要: 本发明涉及一种复制关键路径电路和芯片。所述复制关键路径电路包括延迟链电路、采样电路和裕量信息电路。其中延迟链电路用于动态地对实际关键路径进行划分,将所述实际关键路径划分为一个复制关键路径等效电路和一个时序裕量电路,并根据所述复制关键路径等效电路与所述时序裕量电路的占比和输入信号生成输出信号;采样电路与所述延迟链电路电连接,用于对所述延迟链电路的所述输出信号进行采样,并生成包含所述延迟链电路的输出信号的采样信息;以及裕量信息电路与所述采样电路电连接,用于接收所述采样信息,并根据对应于同一所述延迟链电路的多个输出信号,确定所述实际关键路径在所述延迟链电路中的实际边界信息。
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公开(公告)号:CN111859828A
公开(公告)日:2020-10-30
申请号:CN202010730838.1
申请日:2020-07-27
申请人: 南方电网数字电网研究院有限公司 , 南方电网科学研究院有限责任公司 , 浙江大学
IPC分类号: G06F30/32 , G06F30/3315 , G06F119/06
摘要: 本发明涉及一种复制关键路径电路和芯片。所述复制关键路径电路包括延迟链电路、采样电路和裕量信息电路。其中延迟链电路用于动态地对实际关键路径进行划分,将所述实际关键路径划分为一个复制关键路径等效电路和一个时序裕量电路,并根据所述复制关键路径等效电路与所述时序裕量电路的占比和输入信号生成输出信号;采样电路与所述延迟链电路电连接,用于对所述延迟链电路的所述输出信号进行采样,并生成包含所述延迟链电路的输出信号的采样信息;以及裕量信息电路与所述采样电路电连接,用于接收所述采样信息,并根据对应于同一所述延迟链电路的多个输出信号,确定所述实际关键路径在所述延迟链电路中的实际边界信息。
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