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公开(公告)号：CN101740506A
公开(公告)日：2010-06-16
申请号：CN200910210094.4
申请日：2009-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/8234 , H01L21/8238 , H01L21/28
CPC classification number: H01L21/823842 , H01L21/823828 , H01L21/82385 , H01L27/0207 , H01L29/66545
Abstract: 本发明公开了一种制造半导体器件的方法。所述方法包括：在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，从所述第一、第二、第三和所述第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽，形成金属层以部分地填充所述第一、第二、第三和第四沟槽，在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层，蚀刻所述第四沟槽中的部分金属层，除去所述第一光致抗蚀剂层，在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层，蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层，以及除去所述第二光致抗蚀剂层。
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公开(公告)号：CN106356333A
公开(公告)日：2017-01-25
申请号：CN201510982705.2
申请日：2015-12-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法包括接收集成电路设计布局，该集成电路设计布局包括分隔开第一间隔的第一布局块和第二布局块。第一布局块和第二布局块分别包括在第一方向上纵向定向的第一线图案和第二线图案。该方法还包括向第一间隔添加伪图案，该伪图案连接第一线图案和第二线图案。该方法还包括输出计算机可读格式的芯轴图案布局和切割图案布局。该芯轴图案布局包括第一线图案和第二线图案以及伪图案。该切割图案布局包括对应于第一间隔的图案。在实施例中，该方法还包括制造具有芯轴图案布局的第一掩模和制造具有切割图案布局的第二掩模。在实施例中，该方法还包括用第一掩模和第二掩模图案化衬底。本发明的实施例还涉及用于芯轴和间隔件图案化的方法和结构。
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公开(公告)号：CN106356333B
公开(公告)日：2019-09-06
申请号：CN201510982705.2
申请日：2015-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02 , H01L27/088 , H01L29/06 , G06F17/50
Abstract: 方法包括接收集成电路设计布局，该集成电路设计布局包括分隔开第一间隔的第一布局块和第二布局块。第一布局块和第二布局块分别包括在第一方向上纵向定向的第一线图案和第二线图案。该方法还包括向第一间隔添加伪图案，该伪图案连接第一线图案和第二线图案。该方法还包括输出计算机可读格式的芯轴图案布局和切割图案布局。该芯轴图案布局包括第一线图案和第二线图案以及伪图案。该切割图案布局包括对应于第一间隔的图案。在实施例中，该方法还包括制造具有芯轴图案布局的第一掩模和制造具有切割图案布局的第二掩模。在实施例中，该方法还包括用第一掩模和第二掩模图案化衬底。本发明的实施例还涉及用于芯轴和间隔件图案化的方法和结构。
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公开(公告)号：CN101740506B
公开(公告)日：2011-12-28
申请号：CN200910210094.4
申请日：2009-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/8234 , H01L21/8238 , H01L21/28
CPC classification number: H01L21/823842 , H01L21/823828 , H01L21/82385 , H01L27/0207 , H01L29/66545
Abstract: 本发明公开了一种制造半导体器件的方法。所述方法包括：在半导体衬底上形成第一、第二、第三和第四栅极结构，每个栅极结构具有伪栅极，从所述第一、第二、第三和所述第四栅极结构上除去所述伪栅极，从而分别形成第一、第二、第三和第四沟槽，形成金属层以部分地填充所述第一、第二、第三和第四沟槽，在所述第一、第二和第三沟槽上方形成第一光致抗蚀剂层，蚀刻所述第四沟槽中的部分金属层，除去所述第一光致抗蚀剂层，在所述第二沟槽和所述第三沟槽上方形成第二光致抗蚀剂层，蚀刻所述第一沟槽中的金属层以及所述第四沟槽中剩余部分的金属层，以及除去所述第二光致抗蚀剂层。
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