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公开(公告)号：CN110855270A
公开(公告)日：2020-02-28
申请号：CN201911005546.5
申请日：2019-10-22
申请人： 合肥工业大学
IPC分类号： H03K3/013 , H03K3/3562
摘要： 本发明涉及一种低开销的跨层次双模冗余灵敏放大器型触发器，包括第一主锁存器、第二主锁存器以及从锁存器；第一主锁存器和第二主锁存器的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且本发明使用的晶体管数目较少，有效地降低了功耗开销和面积开销，是一种低开销的跨层次双模冗余灵敏放大器型触发器设计。
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公开(公告)号：CN109946592A
公开(公告)日：2019-06-28
申请号：CN201910305733.9
申请日：2019-04-16
申请人： 合肥工业大学
IPC分类号： G01R31/28
摘要： 本发明公开了一种自动测试设备ATE中异步测试周期的自适应计算方法，其步骤包括：1.由仿真电路自适应计算ATE所需设置异步测试周期的总流程；2.利用历史数据建立数据库与待测试的电路模型对比的结果，优化测试周期计算的时间；3.根据可选测试周期的个数，自主选择贪心算法或Kth-Root算法高效计算测试周期；4.利用反馈机制自适应调节模型比较阈值A。本发明能在计算最佳ATE所需设置的异步测试周期的准确度和计算时间之间取到良好的折衷方案，从而能减少ATE的测试时间，降低集成电路的测试成本。
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公开(公告)号：CN110855270B
公开(公告)日：2022-09-23
申请号：CN201911005546.5
申请日：2019-10-22
申请人： 合肥工业大学
IPC分类号： H03K3/013 , H03K3/3562
摘要： 本发明涉及一种低开销的跨层次双模冗余灵敏放大器型触发器，包括第一主锁存器、第二主锁存器以及从锁存器；第一主锁存器和第二主锁存器的结构完全相同，二者均由四个PMOS管和六个NMOS管组成，构成单元级的双模冗余容错机制；从锁存器由六个PMOS管和六个NMOS管组成，采用晶体管级的双模冗余堆叠技术来容忍单粒子翻转。本发明容错原理简单有效，容忍单粒子翻转的能力强，而且本发明使用的晶体管数目较少，有效地降低了功耗开销和面积开销，是一种低开销的跨层次双模冗余灵敏放大器型触发器设计。
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公开(公告)号：CN114900177A
公开(公告)日：2022-08-12
申请号：CN202210568194.X
申请日：2022-05-24
申请人： 合肥工业大学
IPC分类号： H03K19/003 , H03K3/037
摘要： 本发明公开了一种基于DICE单元的双工作模式单粒子双点翻转加固锁存器，包括输入电路、工作模式切换电路、锁存电路、输入信号D、输出节点Q，输入信号D分别与输入电路信号输入端、工作模式切换电路信号输入端电信号连接，输入电路信号输出端分别与锁存电路信号输入端、输出节点Q电信号连接，锁存电路信号输入端还与工作模式切换电路信号输出端电信号连接，锁存电路信号输出端与输出节点Q电信号连接。本发明利用工作模式切换电路让两个异构锁存电路分别在自己对应的工作模式下实现锁存功能，发挥两个异构锁存电路各自的优势，扬长避短，从而实现完全容忍单粒子双点翻转。本发明具有高效的容错性能。
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公开(公告)号：CN110912551A
公开(公告)日：2020-03-24
申请号：CN201911250673.1
申请日：2019-12-09
申请人： 合肥工业大学
IPC分类号： H03K19/094
摘要： 本发明涉及一种基于DICE单元的单粒子三点翻转加固锁存器，包括第一锁存器DICE1，第二锁存器DICE2，第三锁存器DICE3和表决器。第一锁存器DICE1、第二锁存器DICE2、第三锁存器DICE3的信号输入端并联且均连接外部输入信号D，第一锁存器DICE1输出信号A0至表决器的第一信号输入端，第二锁存器DICE2输出信号B0至表决器的第二信号输入端，第三锁存器DICE3输出信号C0至表决器的第三信号输入端，表决器的输出信号Q作为三模冗余锁存器的输出信号。本发明容错原理清晰明了，容忍单粒子翻转(SEU,Single Event Upset)的能力强且对电路内部错误节点能够实现自恢复，能完全容忍三点翻转，对四点翻转的容忍率高达90.3％；本发明面积和功耗开销较小，是一种低成本的三模冗余加固锁存器。
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公开(公告)号：CN117834533A
公开(公告)日：2024-04-05
申请号：CN202410006896.8
申请日：2024-01-03
申请人： 合肥工业大学
IPC分类号： H04L47/12 , H04L45/745 , H04L45/74
摘要： 本发明涉及软硬件协同技术领域，公开了一种基于CAM的拥塞控制系统与方法，包括一种基于CAM的拥塞控制系统，包括软件端，所述软件端连接有网卡的总线模块、数据收发模块以及链路上的数据交互模块，所述总线模块连接有CAM模块，所述CAM模块连接有计算模块、解析拥塞流信息模块和流累计发包模块，所述计算模块连接有与数据接收模块连接的调度模块。本发明将相关信息存储在CAM中，支持乱序存放；将DCTCP算法部署在拥塞控制器上，区别软件实现算法，性能会提升；从软硬件方面进行协同设计，软件上进行系统时钟和参数配置，硬件上进行模块划分，便于方案实现。
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公开(公告)号：CN114900176A
公开(公告)日：2022-08-12
申请号：CN202210510268.4
申请日：2022-05-11
申请人： 合肥工业大学
IPC分类号： H03K19/003 , H03K19/00
摘要： 本发明公开了一种基于异构C单元的三点翻转自恢复锁存器，包括信号输入模块、传输模块、矩阵存储模块、内部节点模块、信号输出模块；传输模块包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门；矩阵存储模块包括第一避错C单元、第一近似C单元、第二避错C单元、第二近似C单元、第三避错C单元、第三近似C单元、第四避错C单元、第四近似C单元、第五避错C单元、第五近似C单元、第六避错C单元、第六近似C单元。本发明提供了一种抗辐射加固锁存器设计，该设计提供完整的单粒子单点、双点、三点翻转自恢复能力，同时本发明减少了由高可靠性设计而带来的锁存器性能、面积、功耗开销。
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公开(公告)号：CN114900176B
公开(公告)日：2024-03-05
申请号：CN202210510268.4
申请日：2022-05-11
申请人： 合肥工业大学
IPC分类号： H03K19/003 , H03K19/00
摘要： 本发明公开了一种基于异构C单元的三点翻转自恢复锁存器，包括信号输入模块、传输模块、矩阵存储模块、内部节点模块、信号输出模块；传输模块包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门；矩阵存储模块包括第一避错C单元、第一近似C单元、第二避错C单元、第二近似C单元、第三避错C单元、第三近似C单元、第四避错C单元、第四近似C单元、第五避错C单元、第五近似C单元、第六避错C单元、第六近似C单元。本发明提供了一种抗辐射加固锁存器设计，该设计提供完整的单粒子单点、双点、三点翻转自恢复能力，同时本发明减少了由高可靠性设计而带来的锁存器性能、面积、功耗开销。
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公开(公告)号：CN109946592B
公开(公告)日：2020-07-10
申请号：CN201910305733.9
申请日：2019-04-16
申请人： 合肥工业大学
IPC分类号： G01R31/28
摘要： 本发明公开了一种自动测试设备ATE中异步测试周期的自适应计算方法，其步骤包括：1.由仿真电路自适应计算ATE所需设置异步测试周期的总流程；2.利用历史数据建立数据库与待测试的电路模型对比的结果，优化测试周期计算的时间；3.根据可选测试周期的个数，自主选择贪心算法或Kth‑Root算法高效计算测试周期；4.利用反馈机制自适应调节模型比较阈值A。本发明能在计算最佳ATE所需设置的异步测试周期的准确度和计算时间之间取到良好的折衷方案，从而能减少ATE的测试时间，降低集成电路的测试成本。
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公开(公告)号：CN109241781A
公开(公告)日：2019-01-18
申请号：CN201811025465.7
申请日：2018-09-04
申请人： 合肥工业大学
IPC分类号： G06F21/73
摘要： 本发明公开了一种基于FPGAs的重配置异或门RO PUF电路及其工作方式，属于信息安全与硬件安全领域，其包括两个RO振荡环对、四个计数器和两个比较器构成；任意一个RO振荡环对是由一个双输出与门使能信号单元与七个双输出重配置异或门延时单元构成。本发明以其极大程度减少硬件资源开销，并保证重配置异或门RO PUF电路能够在FPGA上的通用性，从而可以用于芯片ID或者密钥生成器。实验结果表明，在PUF响应位数相同的情况下，本发明提出的重配置异或门RO PUF电路资源消耗仅仅为传统7阶RO PUF电路的0.78125％。
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